クロッキング - 2.2 日本語

PG260 MIPI CSI-2 Transmitter Subsystem
Document ID
PG260
Release Date
2022-06-09
Version
2.2 日本語

Table: サブシステム クロック にサブシステムのクロックを示します。

表 3-1: サブシステム クロック

クロック名

説明

txbyteclkhs

PPI インターフェイスに信号を転送するのに使用する
クロック

s_axis_aclk

注記: タイミングを満たすために推奨される最大ビデ クロックは、UltraScale+™ デバイスの場合 250MHz、Versal® デバイスの場合 300MHz、7 シリーズ デバイスの場合 150MHz です。必要に応じて、[Pixel Mode] を 1 から 2 や 4 に変更するとより高いスループットを達成できます。

コアのすべての動作ブロックの実行に使用するクロック

dphy_clk_200M

DPHY 制御ロジックに使用される安定した固定の 200MHz クロック

レジスタ インターフェイスも s_axis_aclk コア クロックで動作します。 s_axis_aclk は、 TxByteClkhs に基づいて選択します。

s_axis_aclk は、入力帯域幅が出力帯域幅と同じ、またはそれ以上になるように選択する必要があります。次に例を示します。 s_axis_aclk*Pixel_width*Pixel_Mode = TxByteClk*No_Lanes*8

注記: 上記の関係を満たしていない場合、MIPI CSI-2 TX Controller はアンダーラン条件を報告します。

表 3-2: 各種設定の組み合わせにおけるクロッキングの例

データ型

ライン レート (Mb/s)

txByteclkhs (MHz)

レーン

ピクセル モード

s_axis_aclk (MHz)

RAW8

1200

150

1

1

150

RAW10

900

112.5

2

2

90

RAW12

1000

125

3

4

62.5

RGB888

800

100

4

4

33.33

RAW14

500

62.5

2

2

36

RGB565

1000

125

1

2

32

YUV-422
(8 ビット)

1500

187.5

3

4

140.6

注記:

1. ネイティブ ビデオ インターフェイスを使用したインターリーブを伴うデータ型の場合、アンダーランまたはライン バッファー フルを避けるために同じピクセル幅のデータ型を選択してください (例: RAW8、RAW10)。