UltraScale+™ および 7 シリーズ デバイスの場合、MIPI D-PHY コアは I/O プランナー機能を使用して I/O を選択できます。TX コア構成のクロックおよびデータ レーンの場合、選択した HP I/O バンクの任意の I/O を選択できます。
MIPI D-PHY GUI には、Versal™ ACAP 用の I/O 割り当てタブがありません。代わりに、ニブル プランナーであるメインの Vivado IDE のプランニング環境で一元管理されている I/O プランニング機能を使用する必要があります。TX コア構成のクロックおよびデータ レーンの場合、選択した XPIO バンクの任意の I/O を選択できます。
Vivado IDE プランニング環境の使用手順については、 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) [参照 17] の「Versal Advanced IO Wizard の I/O プランニング」で詳しく説明しています。
UltraScale+ デバイスでは、BITSLICE および BITSLICE_CONTROL のインスタンス数により 1 つの I/O バンクに 8 個の D-PHY IP コアを実装できます。
注記: I/O バンク内で clkoutphy を共有する場合、マスター コアとスレーブ コアは同じライン レートに設定する必要があります。エスケープ クロック (txclkesc) の設定も同じにする必要があります。
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X-Ref Target - Figure 3-4 
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重要: MIPI CSI-2 TX サブシステムと MIPI CSI-2 RX サブシステムはクロック リソースを共有しているため、MIPI CSI-2 TX サブシステムは [Shared Logic] タブの [Include Shared Logic in Core] オプションを使用して設定する必要があります。
注記: 次の条件を満たす場合、マスターとスレーブは IO バンク内で clkoutphy を共有する際に異なるライン レートを設定できます。
1. MIPI CSI-2 TX (マスター) のライン レートが 1500Mbps を超える場合は、同じライン レートの MIPI CSI-2 RX に接続する必要があります。
2. MIPI CSI-2 TX (マスター) のライン レートが 1500Mbps の場合は、1500Mbps 以下の任意のラインレートに設定した MIPI CSI-2 RX (スレーブ) に接続できます。