下表所示 Versal 自适应 SoC 器件的器件配置设置可搭配
set_property <Setting> <Value>
[current_design]
Vivado 工具 Tcl 命令一起使用。注释： 在 Versal 自适应 SoC 架构上，原先支持将可编程器件镜像设置作为比特流设置来进行配置，现在其中大部分设置都改为在 Control, Interfaces, and Processing System (CIPS) IP 中进行配置，或者作为 Bootgen 设置来进行配置。如需了解更多信息，请参阅
Control, Interface and Processing System LogiCORE IP 产品指南(PG352)
或
Bootgen 用户指南(UG1283)。例如，在 UltraScale 架构上，使用
BITSTREAM.CONFIG.USERID 比特流设置对 USERCODE 进行置位。要在 Versal 架构上对 USERCODE 进行置位，必须在 CIPS IP 上使用以下属性对其进行置位：set_property CONFIG.PS_PMC_CONFIG {JTAG_USERCODE 0x<32 bit hex
value>} [get_bd_cells /versal_cips_0]
| 设置 | 默认值 | 可能的值 | 描述 |
|---|---|---|---|
| BITSTREAM.CONFIG.USR_ACCESS | None | None、<8 个数字的十六进制字符串> 和 TIMESTAMP | 此设置用于将 1 个含 8 个数字的十六进制字符串或时间戳写入 PLM_RTCA 模块中的 USR_ACCESS 寄存器。时间戳值的格式为 ddddd MMMM yyyyyy hhhhh mmmmmm ssssss：对应日、月、年（2000 年 = 00000）、小时、分钟、秒。可通过 PL 中的 PS 或 AXI Manager（AXI 管理器）直接访问此寄存器的内容。 |
| BITSTREAM.GENERAL.COMPRESS | True | True 和 False | 使用运行长度编码算法来减小 PL 配置数据的大小。大部分情况下，这可减小 PL 配置数据的大小。 |
| BITSTREAM.GENERAL.CRC | False | True 和 False | 此设置用于控制 PDI 的 PL 部分中循环冗余校验 (CRC) 值的生成。设为启用后，可根据 PDI 内容的 PL 部分来计算出唯一的 CRC 值。如果计算所得 CRC 值与 PDI 中的 CRC 值不匹配，那么器件将无法进行配置。 |
| BITSTREAM.GENERAL.PERFRAMECRC | False | True 和 False | 在 PDI 的 PL 部分中定期插入 CRC 值。这些值用于确认传入配置数据的完整性，并且可在将这些配置数据加载到器件中之前标记错误。该属性设置为 Yes 时可将 CRC 值插入所有 PDI（包括完整器件镜像），但此设置仅对部分 PDI 最为合适。 |