注释： 在 Versal 自适应 SoC 器件上不支持 JTAG-to-AXI Master，因为内置 CIPS AXI Master 接口可搭配 Debug Packet Controller (DPC) 来生成 AXI 传输事务，而无需其他 IP。
JTAG-to-AXI Master 调试功能用于生成 AXI 传输事务，这些传输事务将与硬件中运行的系统中的各种 AXI4 和 AXI4‑Lite 从核进行交互。AMD 建议您在运行时，使用该核在 FPGA 内部生成 AXI 传输事务以及调试或驱动 AXI 信号。该核也可在无处理器的设计内使用。
该核列在 IP 目录的“Debug”（调试）类别下。本指南的“在硬件中调试逻辑设计”部分包含有关 JTAG-to-AXI Master 核及其在 Vivado Design Suite 中的使用方法论的详细信息。如需获取有关 JTAG-to-AXI IP 核的详细文档记录，请参阅 JTAG to AXI Master LogiCORE IP 产品指南(PG174)。