ILA 核与时序注意事项 - 2023.2 简体中文

ILA 核的配置会对能否满足整体设计时序目标产生影响。请根据建议进行操作，尽可能减少对时序的影响：

• 请审慎选择探针宽度。随探针宽度增加，对资源使用率和时序的影响也会增大。
• 请审慎选择 ILA 核数据深度。随数据深度增加，对块 RAM 资源使用率和时序的影响也会增大。
• 请确保为 ILA 核选择的时钟均为自由运行的时钟。否则可能造成在器件上加载设计时无法与调试核通信。
• 在添加调试核之前完成设计上的时序收敛。AMD 不建议使用调试核来调试时序相关问题。
• 如果添加调试核之后，设计不满足时序要求，并且时序失败发生在 ILA 或 AXIS-ILA 核中，那么请尝试增大输入流水线阶段数 (C_INPUT_PIPE_STAGES)。
• 如果添加调试核之后，设计不满足时序要求，并且时序失败发生在 AXIS-ILA 核中，那么请尝试将存储目标更改为 UltraRAM (URAM)，因为这样可以为块 RAM (BRAM) 控制信号放宽时序要求。
• 如果添加调试核之后，设计不满足时序要求，并且在 ILA 或 AXIS-ILA 核中发生时序失败，那么请尝试采用不同的实现策略，例如，Performance_Explore 或 Performance_ExtraTimingOp。
• 请确保输入到 ILA 核的时钟与正在探测的信号同步。否则在设计编程到器件中时会产生时序问题并导致通信失败。
• 对于 Versal 架构，如果在添加调试核之后观测到时序失败，请尝试对连接到 AXI4-Debug Hub 的时钟使用介于 100 MHz 到 250 MHz 之间的时钟频率，因为这样即可在连接到此 AXI4-Debug Hub 的所有调试核上放宽 AXI4‑Stream 连接的时序要求。
• 在硬件上运行设计之前请确保设计已满足时序要求。否则会导致结果不可靠。
• 对于非 Versal 架构，请确保连接到 dbg_hub 的时钟为自由运行的时钟。否则可能造成在器件上加载设计时无法与调试核通信。可使用 connect_debug_port Tcl 命令将 Debug Hub 的 clk 管脚连接到自由运行的时钟。
• 对于非 Versal 架构，如果仍发现因添加 ILA 调试核而导致的时序劣化，并且关键路径位于 dbg_hub 中，请执行以下步骤：
  1. 打开已综合的设计。
  2. 找到网表中的 dbg_hub 单元。
  3. 转至 dbg_hub 的“Properties”（属性）选项卡。
  4. 找到 C_CLK_INPUT_FREQ_HZ 属性。
  5. 将其设置为连接到 dbg_hub 的时钟频率 (Hz)。
  6. 找到 C_ENABLE_CLK_DIVIDER 属性并将其启用。
  7. 重新执行设计实现。