该工具用于检查 I/O、时钟布局、HDL 潜在编码问题和 XDC 约束相关的 DRC。RTL 网表通常不包含所有 I/O 缓冲器、时钟缓冲器和综合后设计包含的其他原语。Elaborated Design DRC 检查的错误数量少于后续 DRC 检查。
该工具用于检查 I/O、时钟布局、HDL 潜在编码问题和 XDC 约束相关的 DRC。RTL 网表通常不包含所有 I/O 缓冲器、时钟缓冲器和综合后设计包含的其他原语。Elaborated Design DRC 检查的错误数量少于后续 DRC 检查。