即使时钟频率较低，也同样可能难以满足全局时钟缓冲器使能管脚上的建立时间要求。下列因素相结合可能导致建立时间路径出现困难：
- 使能时钟沿太晚，其中发送时钟使用全局时钟布线，随后布线从触发器开始，跨边界逻辑接口 (BLI) 到达使能管脚。
- 捕获时钟沿太早直接到达门控的全局时钟缓冲器输入管脚，布线未穿过全局时钟网络。
图 1. 全局时钟缓冲器时钟使能电路
您可使用以下技巧来改善全局时钟缓冲器使能管脚的时序：
- 在使用三阶段内部同步器的全局时钟缓冲器上使用 HARDSYNC 功能特性。这样即可消除时序要求，但是会在时钟输出处引发三个或四个时钟周期的时延。
- 使用负相移时钟来驱动使能控制逻辑，并拉入发送时钟沿。
- 在用于驱动使能控制逻辑的时钟上使用 CLOCK_LOW_FANOUT 约束。这样即可将源时钟路径保持在相邻时钟区域本地，从而降低此路径上的时钟插入延迟。时钟信号线必须包含有限数量的负载，这样此约束才能正常生效。
- 在直接驱动全局时钟缓冲器的触发器上使用 BLI 约束。BUFGCE 时钟使能管脚没有关联的 BLI 触发器资源。因此，您必须使用 BUFGCE_DIV 除以 1，或者如果使用 BLI 触发器时则使用 BUFGCTRL。
- 使用级联缓冲器来驱动门控时钟缓冲器，并确保：
- 级联缓冲器不会被优化掉
- 级联缓冲器与门控时钟缓冲器布局在同一个 CLOCK REGION 内
- 级联缓冲器和驱动使能控制逻辑的缓冲器达到平衡状态
注释： 使用 HARDSYNC 时钟缓冲器模式时，必须确保门控的缓冲器时钟与其他设计时钟之间的相位关系不受影响，对于含整数周期比（例如，2、4、8 等）的时钟尤其如此。如果此关系可能发生更改，就必须将此时钟视作为与设计内其他时钟存在异步关系，方法是添加相应的时序约束和电路。