以下 VP1702 使用率报告示例显示总块 RAM 使用率为 56%，其中 SLR0 为 57%，SLR1 为 61%，SLR2 为 54%。块 RAM 使用率平均分布在各 SLR 间，每个 SLR 中均采用合理使用率，以便为 Vivado 实现命令提供更多的灵活性，从而满足时序要求。
图 1. 使用率报告中的块 RAM 部分
图 2. 使用率报告中的 SLR 部分
AMD 建议将块 RAM 和 DSP 组分配到各 SLR Pblock，以最大限度减少共享信号跨 SLR 的现象。例如，如果地址总线扇出到遍布于多个 SLR 上的一组块 RAM，则可能导致更难以实现时序收敛，因为 SLR 交汇会导致时序关键信号出现额外延迟。
器件资源位置或用户 I/O 选择会将 IP 锚定到 SLR，例如 GT、ILKN、PCIe、MRMAC 以及 DCMAC 专用块或存储器接口控制器。AMD 建议：
- 应特别注意专用块位置与管脚选择，从而避免数据流多次出现跨 SLR 边界现象。
- 使相同 SLR 内的模块与 IP 保持紧密互连。如果无法实现，可以添加流水线寄存器来为布局器提供更大的灵活性，以便在逻辑组间存在 SLR 交汇情况下找到有效的解决方案。
- 确保关键逻辑处于同一 SLR 内。只要确保主模块在其接口处正确完成流水打拍，布局器找到含触发器到触发器 SLR 交汇的 SLR 分区的可能性就更高。