提示： 本主题要求了解
适用于 FPGA 和 SoC 的 UltraFast 设计方法指南(UG949) 或
Versal 自适应 SoC 设计指南(UG1273) 中所述的 Vivado Design Suite 工具和设计方法论。
如前所述，Vitis 链接进程支持通过 2 种不同流程来实现已链接的硬件设计：Vitis 集成流程和 Vitis 导出到 Vivado 流程。这两个流程都使用 Vivado Design Suite 来对已链接的系统设计执行综合与实现。这两个流程使用 Vivado 工具的方式不尽相同。
Vitis 集成流程如下图所示。可扩展的硬件平台 (.xsa) 是使用 Vivado Design Suite 构建的，并传递给 Vitis 工具，该平台在此工具中用于为系统设计开发 AI 引擎计算图应用和其他 PL 内核。在 Vitis 集成流程中，会在 Vitis 集成流程的 v++ 链接阶段在 Vivado Design Suite 中自动综合并实现系统设计。
图 1.
Vitis 集成流程
Vitis 导出到 Vivado 流程会执行标准链接设计修改，但会在运行 Vivado 综合前停止，改为将所有相关设计数据都封装到 Vitis 元数据存档 (.vma) 文件内，以便重新导入 Vivado 工具，如下图所示。在此流程中，会将 .xsa 文件传递给 Vitis 设计团队用于为系统设计开发 AI 引擎计算图应用与 PL 内核，.vma 文件则返回给 Vivado 工具，由您手动完成仿真、综合与实现。
图 2.
Vitis 导出到 Vivado 流程
