HLS 综合报告 - 2023.2 简体中文

HLS 编译器会生成多份报告，用于仿真、综合与协同仿真。这些报告会提供有关 PL 内核的高层次综合 (HLS) 的详细信息。主报告是“Synthesis Summary”（综合汇总）报告，可以提供定制生成的硬件逻辑的 FPGA 资源使用情况、运行频率、时延和接口信号的估算结果。这些详细信息可以为用户提供诸多见解，指导其执行内核最优化。

从 Vitis Unified IDE 运行此报告时，可在名为 <hls_component>.hlscompile_summary 的 HLS 组件目录下找到此报告。“Summary”（汇总）报告可从 HLS 组件中Flow Navigator的C Synthesis/Reports（C 语言综合/报告）标题下找到，或者可通过打开“Compile Summary”（编译汇总）或“Link Summary”（链接汇总）来找到，如 使用“Analysis”视图 (Vitis Analyzer) 中所述。