Vitis 集成流程（也称为传统平台开发流程）会自动启动 Vivado Design Suite，对已链接的系统设计进行综合、对设计元素进行布局布线、解决时序问题并为设计生成比特流或 PDI。在大多数情况下，Vitis 工具会将硬件设计的综合与实现的底层进程完全抽象出来。这样即可使硬件开发者免于处理典型的硬件开发进程，以及诸如逻辑布局和布线延迟之类的约束的管理工作。Vitis 工具可以自动执行大部分 FPGA 实现进程。
虽然这是自动流程，但它也可以提供一些手动干预的机会。此进程细分为一系列重大步骤，这些步骤可中断以支持按需进行自定义。在某些情况下，您可能想要对 Vitis 编译器所部署的某些综合与实现进程稍作控制，尤其是在实现大型设计时。为此，Vitis 工具通过特定选项来提供部分控制，这些选项可在 v++ 配置文件中指定，或者也可以从命令行来指定。以下章节描述了可供您用于控制 Vivado 综合与实现结果的部分方法。
- 使用
--vivado选项来管理 Vivado 工具。 - 使用多种实现策略在困难设计上实现时序收敛。
- 使用
-to_step和-from_step选项将编译或链接进程运行至某个特定步骤、对设计执行部分手动干预，然后从该步骤恢复执行。 - 以交互方式编辑 Vivado 工程并使用生成的 FPGA 二进制文件结果。