利用 AI 引擎同步时钟 - 2023.2 简体中文

PLIO 表示对接 PL 组件的 ADF 计算图接口。该组件可以是 PL 内核、表示信号源或宿端的平台 IP，或者也可以是用于将 ADF 计算图对接到存储器的数据移动器。您应为这些接口提供时钟频率值，以确保仿真结果与在硬件中运行设计的结果相匹配。此外，将 ADF 计算图链接到平台时，在 v++ -link 命令中，您可指示各工具生成应用所需的精确时钟频率。PL 内核可以单独进行时钟设置，并且 v++ 连接器将在设计中按需自动插入时钟域交汇电路。

建议的最佳实践是使用 --freqhz 选项指定所有时钟，如下所示：

1. 如果所有 PLIO 都将以相同频率来进行时钟设置，请使用 v++ -c --mode aie --freqhz 来指定。如果不同 PLIO 将以不同时钟频率运行，请在 ADF 计算图 PLIO 构造函数中指定频率。如果在 AI 引擎编译时 PLIO 时钟频率未知，那么可在 v++ 链接时指定。

   v++ -c --mode aie --freqhz <frequency>

2. 提供相同的频率以便 Vitis 编译随附的 PL 内核：

   v++ -c --mode hls -freqhz <frequency>

3. 将 AI 引擎计算图链接到系统工程中的 PL 内核与平台时，为 Vitis 连接器 (v++ -l) 提供相同的频率。在 v++ 链接时，也可使用 --clock.freqhz 指令来指定个别内核时钟。

   v++ -l --platform <pfm_name> --freqhz <frequency>