一方面，从主机传输数据通常需要映射存储器接口 (m_axi) 来访问全局存储器，或者直接访问某些平台上的主机存储器，另一方面，AMD Vitis™
核开发套件还支持在内核之间进行串流数据传输。这样您即可创建内核以从主机系统访问数据，然后将其直接串流至其他内核。
假设某个内核正在执行某部分计算，另有一个或两个内核在接收来自第一个内核的数据后即完成操作。借助内核至内核串流支持，数据即可从某一个内核直接移至另一个内核，而无需通过全局存储器发回数据。这样即可使性能得到显著提升。最后，数据可通过全局存储器传回主机应用。如需获取上述操作示例，请参阅 GitHub 上的 AXI Stream 与 Vitis 的混用内核设计教程。