为支持 Vitis 编译器将内核连接到目标平台,RTL 内核必须遵循 PL 内核属性 中所述的要求。下表对各种接口要求进行了总结。
重要: 在某些情况下,端口名称必须按表中所示进行定义。
接口或端口 | 描述 | 注释 |
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时钟 | 一个或多个时钟输入。 |
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复位 | 主低电平有效复位输入端口 |
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interrupt | 高电平有效中断。 |
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s_axi_control | 唯一一个 AXI4‑Lite 从控制接口 |
提示: 在 kernel.xml 文件中可编辑
s_axilite 接口的地址范围并按需使用 package_xo 命令进行重新封装。但 XRT 施加了 64K(16 位)地址范围限制。如果 s_axilite 接口宽度大于 16 位,该工具将返回错误。 |
AXI4_Memory Mapped Interface (m_axi) | AXI4 存储器映射接口,用于全局存储器访问 |
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AXI4_STREAM (axis) | AXI4‑Stream 接口,适用于内核之间或者主机与内核之间的单向数据传输。 |
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