高速クロックを使用するデザインでは、次を考慮してください。 デバッグする信号の数および幅を制限します。 入力パイプライン段数を設定して AXIS-ILA への入力プローブをパイプライン処理します。これは、AXIS-ILA GUI の Advanced タブで設定するか、または Tcl を使用して C_INPUT_PIPE_STAGES を設定します。