DDR メモリ コントローラー インターフェイスのデバッグの詳細は、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) を参照してください。この製品ガイドのこのセクションに、エラーが発生した場合の対処方法が記載されています。この製品ガイドのこのセクションには、キャリブレーション エラーが発生したときに取る各手順の詳細および表示されるエラー メッセージが記載されています。ハードウェア関連の問題をデバッグする場合は、 『Versal アダプティブ SoC PCB デザイン ユーザー ガイド』 (UG863) のこのセクションを参照し、メモリ インターフェイスがレイアウト ガイドラインに従っていることを確認してください。DDR メモリ コントローラーのキャリブレーション エラーに対処する場合、ハードウェアには可能な限り小規模なデザインを使用してください。通常は、CIPS インスタンスが 1 つとデバッグ対象の NoC DDR メモリ コントローラーが 1 つです。キャリブレーション エラーを解消するには、[DDR Advanced] タブでメモリ インターフェイスの周波数を低くするか、DDR4 の 2T タイミング ([2T Timing]) をイネーブルにしてください。
NoC および DDR メモリ コントローラーの既知の問題の最新リストについては、アンサー レコード 75764 を参照してください。デュアル チャネルの DDR メモリ コントローラーのトポロジについては、アンサー レコード 76830 を参照してください。このアンサー レコードに記載されているメモリ空間がオペレーティング システムで使用されると、ブート時または動作中に予期しないエラーが発生することがあります。このアンサー レコードには、Versal アダプティブ SoC DDRMC - DDR4 および LPDDR4/x PCB シミュレーション サポート情報および Versal アダプティブ SoC DDRMC - DDR4、LPDDR4、および LPDDR4X 外部基準クロックの設計ガイダンスなどの重要なデザイン リソースへのリンクも含まれています。これらのアンサー レコードには、PCB レベルのシミュレーション用に IBIS モデルを生成する方法、DDR メモリ コントローラーのコンフィギュレーション用に IP で生成されるデフォルトの制約、および DDR メモリ コントローラーの外部基準クロック回路を設計する方法についてのガイダンスが記載されています。
Versal デバイス DDR メモリ コントローラーには、有効なピン配置を生成するための制限事項が別に設けられているため、チュートリアル: Versal アダプティブ SoC メモリ ピン配置の取得および検証に従ってピン配置が生成されていることを確認する必要があります。デザインの検証段階で問題が発生した場合は、アンサー レコード 35164 を参照してください。今後、ハードウェア デザインを使用してメモリ集積度を上げる予定がある場合は、Versal デバイスのピン配置を生成する際に、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) のこのセクションを参照してください。
DDR メモリ コントローラーのキャリブレーション後にデータ エラーが発生する場合は、チュートリアル: Versal アダプティブ SoC DDR メモリ コントローラー - 2D アイ スキャンを使用してください。このツールは、メモリ インターフェイスの 2D データ有効ウィンドウのプロットを生成します (ニブル単位)。データ有効ウィンドウが小さかったり、変則的な形状をしている場合は、PCB レイアウトまたは電源に問題がある可能性があります。PCB レイアウトや電源の問題については、低データ レートでインターフェイスを動作させてみて、データ エラーの発生率が減少するか、または完全になくなるかどうかを確認してください。元のハードウェア デザインで 2T タイミングをイネーブルに設定していない場合は、このオプションをイネーブルにすることも有効です。2D アイ スキャンを一度実行してベースライン制約を作成し、続いて 2T タイミングをイネーブルにしてデータ レートを下げた後に再度 2D アイ スキャンを実行すると、データ有効ウィンドウ サイズが向上するかどうかを判断できます。