Versal アダプティブ SoC システム統合および検証設計手法ガイド (UG1388) - 2024.1 日本語

Document ID: UG1388
Release Date: 2024-06-19
Version: 2024.1 日本語

概要
Versal アダプティブ SoC 設計手法について
この資料に関連する設計プロセス
このガイドについて
シミュレーションフロー
ロジックシミュレーション
SystemC モデルを使用したロジックシミュレーション
HLS のシミュレーション
AI エンジンのシミュレーション
エンベデッドソフトウェアのシミュレーション
ハードウェアエミュレーション
NoC シミュレーション
CIPS Verification IP
デザインクロージャ
タイミングクロージャ
タイミングクロージャの理解
制約が有効であることの確認
正のタイミングスラックの確認
タイミングレポートの理解
デザインが適切に制約されているかを確認
check_timing で検出された問題の修正
no_clock および unconstrained_internal_endpoints
generated_clocks
loops および latch_loops
no_input_delay、no_output_delay、partial_input_delay、partial_output_delay
multiple_clock
report_methodology で検出された問題の修正
タイミングクロージャに影響する設計手法 DRC
サインオフの質およびハードウェアの安定性に影響する問題をレポートする設計手法 DRC
その他のタイミング設計手法 DRC
デザインの最大周波数の評価
デザインのベースライン制約の作成
ベースライン制約の定義
作成する必要のあるクロックの特定
不足しているクロックがないことの確認
クロック乗せ換えの制約
クロック関連性の確認
共通のプライマリクロックを持たないクロックペアの特定
厳しいタイミング要件の特定
プライマリクロックと生成クロックを同時に制約
I/O 制約およびタイミング例外の制限
各段階後のデザイン WNS の評価
合成後およびロジック最適化後
配置の前後
物理最適化の前後
配線の前後
ベースライン制約の作成とタイミング制約の検証
タイミング違反の解析および解決
タイミング違反の根本的な原因の特定
タイミングスラックの確認
デザイン解析レポートの使用
パス特性の解析
ロジック段と配線分布の表での確認
データパス遅延およびロジック段数
クロックのスキューとばらつき
ロジック遅延の削減
通常のファブリックパスを最適化
専用ブロックおよびマクロプリミティブを含むパスを最適化
物理制約によるネット遅延の削減
密集によるネット遅延の削減
密集エリアおよび密集レベルの定義
密集レベルの範囲
[Device] ウィンドウでのインターコネクトの密集度
配置ログでの密集のレポート
配線ログでの密集のレポート
デザイン解析レポートの密集レポート
デザイン解析レポートの複雑性レポート
クロックスキューの削減
同期クロックの使用
非同期クロック間にタイミング例外を追加
クロックスキューを削減するための一般的な手法
Versal デバイスでのスキューの向上
Versal デバイスでのクロック遅延の削減
クロックのばらつきの削減
MBUFGCE を使用したクロックのばらつきの削減
一般的なタイミングクロージャ手法
ブロックレベル合成ストラテジを使用したネットリストの向上
ロジック段数の削減
制御セットの削減
制御セットのガイドライン
制御セット数の削減
ファンアウトの大きいネットを最適化
レジスタの複製の使用
ファンアウトの大きいネットをグローバル配線に移動
物理最適化の使用
group_path コマンドを使用したクリティカルロジックの優先度の指定
配線の前に大きなホールド違反を修正
密集の解消
デバイス使用率の低減
SSI デバイスでの SLR 使用率のバランス
配置および配置の異なる指示子を使用
境界をまたぐ最適化をオフにする
LUT の組み合わせをディスエーブル
密集エリアのファンアウトの大きいネットを制限
セル膨張の使用
コンパイルフローの調整
ストラテジおよび指示子の使用
ML ストラテジ
定義済みストラテジ
カスタムストラテジ
最適化済みイテレーションの使用
デザインの制約を厳しくする
フロアプラン
クリティカルロジックのグループ化
配置結果の再利用
インクリメンタルインプリメンテーションの使用
質の高い基準チェックポイントを選択する
高再利用モードではインクリメンタルインプリメンテーションの指示子を選択する
フロアプランおよび過剰な制約の回避
XPIO と PL のインターフェイスのタイミング手法
AI エンジンと PL のインターフェイスのタイミング手法
SSI テクノロジに関する考慮事項
ハード SLR フロアプラン制約の使用
ソフト SLR フロアプラン制約の使用
SLR をまたぐレジスタの使用
SLR をまたぐパスでの自動パイプラインの使用
ロジックのクラスター化
IMUX レジスタを使用してハードマクロに対するタイミングを向上
インテリジェントデザイン run の使用
消費電力クロージャ
フローを通した消費電力見積もり
推奨される消費電力制約
推奨される最小限の制約
推奨される追加の制約
正確な消費電力解析のためのベストプラクティス
消費電力解析を実行した後にデザインの電力分配を確認
消費電力とタイミングスラック
DRC クロージャ
システムパフォーマンスのクロージャ
プラットフォームベースデザインのシステムパフォーマンスの解析
シミュレーションでのシステムパフォーマンスの解析
シミュレーションを使用した AI エンジンのパフォーマンスの解析
シミュレーションを使用した PL カーネルのパフォーマンスの解析
ハードウェアエミュレーションを使用したシステムパフォーマンスの解析
ハードウェアでのシステムパフォーマンスの解析
RTL または HLS モニターを使用したパフォーマンスの計測
AI エンジンのパフォーマンスの計測
AI エンジンのランタイムイベント API を使用したパフォーマンスの計測
イベントトレースデバッグを使用したパフォーマンスの計測
シリコン上での AI エンジン/PL パフォーマンスのデバッグ
PS のパフォーマンスの向上
PL のパフォーマンスの向上
レイテンシの削減
フロアプランのパフォーマンスへの影響
NoC パフォーマンスの向上
設計に関する考慮事項
マスターとスレーブ間の通信が正しく実行されるようにする
QoS と帯域幅の向上
準最適ソリューションへの対応
NoC のパフォーマンス値の計測
メモリ優先の手法
メモリサブシステムの解析
メモリチャネルの飽和の解析
NoC エージェントのパフォーマンスの解析
マスターのパフォーマンスの計測
マスターの挿入レートの計測
排他的な配線グループの使用
マスターでのトラフィックの分割
マスタートランザクションの解析
AI エンジンのパフォーマンスの向上
CPM および PL PCIE を介するパフォーマンスの向上
コンフィギュレーションおよびデバッグ
デバイスイメージの作成
コンフィギュレーション
デバッグ
デバッグコンフィギュレーション
ボード立ち上げのデバッグ
BootROM のデバッグ
プラットフォームローダーおよびマネージャーのデバッグ
ATF および U-Boot のデバッグ
Linux カーネルのデバッグ
システムのデバッグ
JTAG のステータスとエラーステータス
電源レールの電圧ステータス
消費電力のデバッグ
PS/PMC のデバッグ
PS/PMC ペリフェラルリセット
PS/PMC クロック
NoC のデバッグ
DDR メモリコントローラーのデバッグ
DDR メモリコントローラーのパフォーマンスのデバッグ
DDR メモリコントローラーインターフェイスのデバッグ
PCIe のデバッグ
AI エンジンのデバッグ
SmartLynq+ を使用したデバッグ
PL のデバッグ
AXI4 デバッグハブの接続
ILA コアの使用
デザインのプローブ
デバッグネットの選択
MARK_DEBUG を使用したデバッグプローブネットの名前の保持
ILA コアとタイミングに関する考慮事項
高速クロックを使用する ILA コアデザイン
VIO コアの使用
VIO コアに関する考慮事項
Vivado ハードウェアマネージャーを使用した AXI インターフェイスのデバッグ
IBERT GTY、GTYP、および GTM を使用したトランシーバーリンクの特性評価
デバッグ関連の DRC の実行
AXI トランザクションの生成
インプリメント済みネットリストを変更して既存のデバッグプローブを置換
インプリメント済みネットリストでの ILA コアの挿入、削除、および変更
配線後の ECO を使用したネットの外部ピンへの接続
リモートデバッグの使用
ソフトウェアのデバッグ
ターゲットプロセッサ
オペレーティングシステム
アプリケーションソフトウェア/カーネルのデバッグ
機能/パフォーマンスのデバッグ
検証
ブロックおよび IP の検証
ジェネレーターおよびチェッカー
AI エンジンデザインの検証
機能検証
パフォーマンス検証
システム検証
デザインのデバッグ
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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