デザインが適切に制約されているかを確認 - 2023.2 日本語

Versal アダプティブ SoC システム統合および検証設計手法ガイド (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 日本語

タイミング結果を見て違反がないかどうかを確認する前に、デザインのすべての同期終点が適切に制約されていることを確認してください。

check_timing を実行して制約が適用されていないパスを特定します。このコマンドはスタンドアロンで実行できますが、report_timing_summary の一部としても実行されます。また、report_timing_summary には [Unconstrained Paths] セクションが含まれ、タイミング要件のない N 個論理パスが定義済みのソースまたはデスティネーション タイミング クロックごとにリストされます。N は -max_path オプションで指定されます。

デザインが完全に制約されたら、report_methodology コマンドを実行し、TIMING および XDC チェックで最適でない制約を特定します。最適でない制約により、タイミング解析が正確なものではなくなり、ハードウェアでのタイミング マージンが変動する可能性があります。非現実的なターゲット クロック周波数またはセットアップ パス要件を特定して修正するには、report_qor_assessment コマンドを使用します。

重要: 不足している制約または不完全な制約を解決するには、チェックポイントを開き、[Timing Constraints Wizard] ウィザードを使用するか、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) を参照してください。