Recommended: GitHub で公開している 『Versal ACAP メモリ ピン配置の取得と検証』
チュートリアル の使用を推奨します。これは Versal DDRMC のピン配置を迅速で効果的に生成できる方法です。すべてのピン スワップは、ハードウェアを生成する前にデザインの XDC に取り込み、検証しておく必要があります。ツールに取り込まれていない PCB レベルのピン スワップがピン規則に違反している場合、ハードウェア障害を引き起こすおそれがあります。
- コマンド、アドレス、制御、およびクロック ピンはすべて固定です。
- コマンド/アドレス/制御ピン:
CA_A、CA_B、CKE_A、CKE_B、CS_A、CS_B。 - クロック ピン:
CK_T、CK_C。
- コマンド/アドレス/制御ピン:
- DQ/DM/DQS ピンはすべて固定ですが、次に示すスワップは許可されます。
- LPDDR4/4X DQ ビットのスワップ。重要: LPDDR4/4X プロトコルは、CA トレーニングおよびライト レベリング キャリブレーション ステージ中に DQ ビット上のフィードバックを使用するため、すべてのピン スワップはツール内で実行および検証される必要があります。さらに、ACAP から LPDDR4/4X コンポーネント チャネルへの DQ マップは、厳密な 1:1 対応を維持する必要があります。たとえば、LPDDR4_DQ_A[0] は、LPDDR4 コンポーネントのチャネル A の DQ0 に接続する必要があります。この規則に従って、LPDDR4_DQ_A[1] はチャネル A の DQ1 に接続され、以下同様に続けて、LPDDR4_DQ_B[15] は LPDDR4 コンポーネントのチャネル B の DQ15 に接続されます。
- 同一バイト内の DQ ビットはスワップできます。
表 1. 同一バイト内の DQ ビットのスワップ例 トリプレット#ピン# パッケージ ピン名 スワップなし スワップあり 注記 MxP0 IO_L0P_XCC_N0P0 DMI3_0 スワップ不可 MxP1 IO_L0N_XCC_N0P1 CS0_B_0 スワップ不可 MxP2 IO_L1P_N0P2 DQ30_0 DQ25_0 MxP3 IO_L1N_N0P3 DQ31_0 DQ28_0 MxP4 IO_L2P_N0P4 DQ27_0 DQ29_0 MxP5 IO_L2N_N0P5 DQ26_0 DQ30_0 MxP6 IO_L3P_XCC_N1P0 DQS3_T_0 スワップ不可 MxP7 IO_L3N_XCC_N1P1 DQS3_C_0 スワップ不可 MxP8 IO_L4P_N1P2 DQ29_0 DQ24_0 MxP9 IO_L4N_N1P3 DQ28_0 DQ27_0 MxP10 IO_L5P_N1P4 DQ24_0 DQ31_0 MxP11 IO_L5N_N1P5 DQ25_0 DQ26_0
- 同一バイト内の DQ ビットはスワップできます。
- LPDDR4/4X DQ バイトのスワップ。
- x16 ハーフ間 (LPDDR4/4X デバイスのチャネル A または B 内) でのバイト スワップ。
表 2. 各チャネル内のバイトのスワップ例 トリプレット#ピン# パッケージ ピン名 スワップなし スワップあり 注記 MxP78 IO_L12P_GC_XCC_N4P0 DQS0_T_0 DQS1_T_0 DQSx_T のみ MxP79 IO_L12N_GC_XCC_N4P1 DQS0_C_0 DQS1_C_0 DQSx_C のみ MxP80 IO_L13P_N4P2 DQ0_0 DQ13_0 MxP81 IO_L13N_N4P3 DQ1_0 DQ12_0 MxP82 IO_L14P_N4P4 DQ2_0 DQ9_0 MxP83 IO_L14N_N4P5 DQ3_0 DQ14_0 MxP84 IO_L15P_XCC_N5P0 DMI0_0 DMI1_0 データ マスクのみ MxP85 IO_L15N_XCC_N5P1 NC MxP86 IO_L16P_N5P2 DQ7_0 DQ8_0 MxP87 IO_L16N_N5P3 DQ6_0 DQ15_0 MxP88 IO_L17P_N5P4 DQ4_0 DQ10_0 MxP89 IO_L17N_N5P5 DQ5_0 DQ11_0 MxP12 IO_L6P_GC_XCC_N2P0 DQS1_T_0 DQS0_T_0 DQSx_T のみ MxP13 IO_L6N_GC_XCC_N2P1 DQS1_C_0 DQS0_C_0 DQSx_C のみ MxP14 IO_L7P_N2P2 DQ13_0 DQ0_0 MxP15 IO_L7N_N2P3 DQ12_0 DQ1_0 MxP16 IO_L8P_N2P4 DQ9_0 DQ2_0 MxP17 IO_L8N_N2P5 DQ14_0 DQ3_0 MxP18 IO_L9P_GC_XCC_N3P0 DMI1_0 DMI0_0 データ マスクのみ MxP19 IO_L9N_GC_XCC_N3P1 CS1_B_0 スワップ不可 MxP20 IO_L10P_N3P2 DQ8_0 DQ7_0 MxP21 IO_L10N_N3P3 DQ15_0 DQ6_0 MxP22 IO_L11P_N3P4 DQ10_0 DQ4_0 MxP23 IO_L11N_N3P5 DQ11_0 DQ5_0
- x16 ハーフ間 (LPDDR4/4X デバイスのチャネル A または B 内) でのバイト スワップ。
- LPDDR4/4X DQ ビットのスワップ。
- VRP ピンは、240Ω 参照抵抗を介して VCCO に接続する必要があります。
- 1 つの統合 DDR MC につき、1 つの差動システム クロック ソース (
sys_clk) が必要です。詳細は、「クロッキング」を参照してください。 - メモリ インターフェイス デザインに使用しているニブル内の未使用ピンには制限がありますが、ニブル全体が未使用の場合はメモリ以外のデザインに使用できます。未使用のピンは、ピン配置の表で「接続なし (NC)」と記載されています。