使用周期大于或等于馈通路径的目标最大延迟的虚拟时钟，并按如下方式应用最大输入和输出延迟约束：
create_clock -name vclk -period 10
set_input_delay -clock vclk <input_delay_val> [get_ports din] -max
set_output_delay -clock vclk <output_delay_val> [get_ports dout] -max其中
input_delay_val(max) + feedthrough path delay (max) + output_delay_val(max)
<= vclk period.本例中，仅约束最大延迟。