通常以上提及的所有时钟设置注意事项都同样适用于 SSI 技术器件。但由于其结构原因，处理这些器件时需要考量其他因素。使用 BUFMR 时，它无法驱动跨 SLR 边界的时钟资源。因此，AMD 建议您将驱动 BUFMR 的时钟布局在 SLR 的中心时钟区域内的 bank 或时钟区域中。这样即可访问 SLR 左右两侧的全部 3 个时钟区域。
就全局时钟而言，对所需全局时钟 (BUFG) 数量不超过 16 个的设计，不必考虑其他因素。这些工具会自动分配 BUFG，以避免可能发生的任何争用。对于所需 BUFG 数量超过 16 个（但少于 32 个）的设计，必须根据全局时钟行争用和/或时钟负载的布局来考量有关管脚选择和布局的部分因素，以避免任意资源争用现象。
就像在所有其他 AMD 7 系列器件中一样，支持时钟功能的 I/O (CCIO) 及相关的时钟管理模块 (CMT) 都对它们在给定 SLR 中能够驱动的 BUFG 有限制性要求。SLR 上半部分或下半部分中的 CCIO 只能分别驱动对应 SLR 上半部分或下半部分中的 BUFG。因此，执行管脚和关联 CMT 选择时应注意所有 SLR 的上半部分或下半部分中所需的 BUFG 数量总计不得超过 16 个。为此，工具可以自动分配所有 BUFG 以允许将所有时钟驱动到无争用的所有 SLR。
对于所需全局时钟数量超过 32 个的设计，AMD 建议您了解如何针对较小型的时钟域使用 BUFR 和 BUFH 来减少所需的全局时钟域的数量。通过将 BUFR 与 BUFMR 搭配使用可驱动 3 个时钟区域内占一半 SLR（Virtex 7 级 SLR 中约 250,000 个逻辑单元）的资源。水平相邻的时钟区域可通过低偏差方式来驱动左右两侧的 BUFH 缓冲器，以支持占三分之一 SLR（约 167,000 个逻辑单元）的时钟域。
尽可能利用这些资源可以减少时钟资源争用，并改进总体布局，从而提升性能和功耗。
如果需要超过 32 个全局时钟来驱动超过 1 个 SLR 中的半数资源或驱动多个 SLR，那么可以对 BUFG 全局时钟轴进行分段。在 SLR 外围的垂直全局时钟线上存在隔离缓冲器，可支持在占用相同垂直全局时钟轨道的不同 SLR 中使用 2 个 BUFG，而不会导致争用。要使用该功能，需要更多的用户控制和干预。在下图中，3 个 SLR 中的 BUFG0 到 BUFG2 已隔离，因此在其各自的 SLR 中具有独立时钟。另一方面，BUFG31 线尚未隔离。因此该 BUFG31（在图中位于 SLR2 处）会驱动全部 3 个 SLR 中的时钟线，并且应禁用位于其他 SLR 中的 BUFG31。
对于 BUFG，必须谨慎选择并手动进行布局 (LOC)。此外，每个时钟域的所有负载都必须手动分组并布局在相应的 SLR 内以避免时钟争用。如果所有时钟均已完成布局并且所有负载的管理方式不会造成任何时钟争用，并允许时钟访问所有负载，那么这可能导致全局时钟资源的使用量超过 32。
