Versal アーキテクチャでは、リコンフィギュレーション可能な最小ユニットが以前のアーキテクチャよりも小さくなっています。リコンフィギュレーションに必要な最小リソースはリソース タイプによって異なり、プログラマブル ユニット (PU) と呼ばれます。多くのサイト タイプで PU 要件が改善されており、以前のアーキテクチャと比べて、リコンフィギャラブル Pblock の粒度が大幅に向上しています。
ヒント: この後の図に基本的な構築ブロックが示されていますが、実際のデザインでは、構築ブロックはより大きなリソースの一部であり、各ダイナミック領域の包括的なフロアプランを作成します。
get_dfx_footprint -pu -of_objects
[get_tiles <tile_name>] を使用すると、Versal デバイス内の任意のタイルの PU を取得できます。詳細を確認するには、「get_dfx_footprint -help」と入力してください。PU はデザインには依存していません。
link_design -part <device_name> で任意のデバイスを読み込むか、I/O プランニング プロジェクトを作成し、-pu オプションを付けて get_dfx_footprint コマンドを使用すると、任意のタイルの PU を取得できます。
各サイト タイプの詳細は、次のとおりです。
- プログラマブル ロジック (PL) NoC NMU および NSU
- PU は対応する NOC_NMU または NOC_NSU タイルです。図 1. PL NoC NMU および NSU
- CLE
- 2 つの隣接する CLE タイルで配線リソース (インターコネクト タイル) が共有されます。PU は、2 つの CLE タイル (4 つの SLICE サイト) と共有インターコネクトです。図 2. CLE PU
- ブロック RAM
- PU は対応するブロック RAM タイルです。1 つのブロック RAM タイルには、2 つの RAMB18 と 1 つの RAMB36 が含まれます。隣接する INTF および INT タイルは、Pblock に含まれていなくても、自動的に配線フットプリントに含まれます。以前のアーキテクチャとは異なり、隣接する CLE サイトはブロック RAM PU には含まれません。図 3. ブロック RAM PU: 1 つのブロック RAM タイルの RAMB18 および RAMB36
- URAM
- PU は対応する URAM タイルです。1 つの URAM タイルに含まれる URAM サイトは、1 つのみです。隣接する INTF および INT タイルは、Pblock に含まれていなくても、自動的に配線フットプリントに含まれます。図 4. URAM PU: URAM タイル
- DSP
- PU は対応する DSP タイルです。1 つの DSP タイルには、2 つの DSP サイトが含まれます。図 5. DSP PU: DSP タイル
- IRI_QUAD (ODD/EVEN)
- PU は対応する INTF_ROCF_TL_TILE タイルです。1 つのタイルには、4 つの IRI_QUAD が含まれます。IRI クワッドの中央にある INTF は、自動的に配線フットプリントに含まれます。IRI_QUAD の範囲は設定可能ですが、拡張配線フットプリントは常に 2 INT タイル分拡張されるので、RP Pblock の隣接する IRI_QUAD は自動的に配線フットプリントに含まれます。図 6. IMUX レジスタ インターフェイス クワッド: PU が INT_ROCF_TL タイル
- PCIe
- PU は対応する PCIEB_BOT_TILE タイルです。隣接する INTF タイルは、自動的にリコンフィギャラブル Pblock の配線フットプリントに含まれます。図 7. PCIe PU が PCIe タイルです
- GTY_QUAD
- PU は対応する GTY_QUAD_SINGLE タイルです。タイルに含まれるサイトは、GTY_QUAD および GTY_REFCLK です。隣接する INTF_GT タイルは、自動的にリコンフィギャラブル Pblock の配線フットプリントに含まれます。図 8. GTY_QUAD PU が GTY_QUAD タイル
- DDRMC および DDRMC_RUI
- PU はそれぞれ対応する DDRMC_DMC_CORE タイルと DDRMC_RIU_CORE タイルです。図 9. DDRMC PU
図 10. DDRMC_RUI PU
- MMCM
- PU は対応する CMT_MMCM タイルです。図 11. MMCM PU が CMT_MMCM タイル
- XPLL
- PU は対応する CMT_XPLL タイルです。図 12. XPLL PU が CMT_XPLL タイル
- DPLL
- PU は対応する CMT_DPLL タイルです。図 13. DPLL PU が CMT_DPLL タイル
- MRMAC
- PU は対応する MRMAC_BOT タイルです。図 14. MRMAC PU が MRMAC_BOT タイル
- BUFG_FABRIC、BUFG_PS、GCLK_DELAY
- これら 3 つのサイト タイプは、同じ CLK_VNOC タイルに含まれています。BUFG_PS は、CIPS に隣接する VNOC 列にのみ含まれます。ほかの VNOC タイルには、BUFG_FABRIC および GCLK_DELAY のみが含まれます。PU 要件は CLK_VNOC タイルです。図 15. BUFG_FABRIC、BUFG_PS、および GCLK_DELAY が PU として同じタイルを共有
- XPHY、XPIO、IOB
-
Versal 内の I/O バンクは、スタティック パーティションとリコンフィギャラブル パーティションで共有できません。1 つの I/O バンクのすべての XPIO_NIBBLE タイルは、1 つのパーティションでのみ使用する必要があります。図 16. XPHY、XPIO および IOB PU
- BUFG_GT、BUFG_GT_SYNC、GCLK_DELAY
- CLK_GT タイルが PU です。図 17. BUFG_GT、BUFG_GT_SYNC が同じ PU を共有: CLK_GT タイル
- XPIPE_QUAD
- XPIPE_QUAD タイルが PU です。図 18. XPIPE_QUAD PU
- BUFGCE、BUFGCTRL、BUFGCE_DIV
- HSR の BUFGCE エレメントでは、PU は CLK_REBUF_BUFGS_HSR_CORE タイルです。図 19. HSR のクロック バッファーに PU として CLK_REBUF_BUFG_HSR_CORE タイルが含まれる
- BUFGCE_HDIO、HDIO_BIAS、HDIO_LOGIC、IOB
- HDIO のこれらのサイトでは、PU は HDIO_TILE タイルです。図 20. HDIO バンクのクロック バッファーが同じ PU を共有: HDIO_TILE
