終端の精度を最大限に高めるには、外付け基準抵抗を使用して内部デバイス終端をキャリブレーションする必要があります。一部のバンクには IO_VR ピンがあり、240Ω 基準抵抗を、IO_VR ピンがあるバンクの VCCO 電源にプルアップする必要があります。基準抵抗は、デバイスの同じ片側半分にあるすべての I/O バンクをキャリブレーションするために使用します。IO_VR ピンを含むバンクには、常に有効な VCCO レベルから電源を供給する必要があります。
以前の FPGA 世代では、内部キャリブレーション回路 (DCI: デジタル制御インピーダンス) を有効にするために特定の IOSTANDARD (末尾が _DCI) が必要でした。Versal アーキテクチャでは基準キャリブレーション回路は常に有効になっているため、キャリブレーション済み終端を有効にするために _DCI に特化した規格は必要ありません。
XP IOB のキャリブレーション済み終端にはいくつかのタイプがあります。
- 分割終端入力インピーダンス (VCCO/2 への終端)
- シングル終端入力インピーダンス (VCCO への終端または GND への終端)
- ソース終端
いずれのタイプの終端も、40Ω、48Ω、および 60Ω インターフェイスに合わせて終端能力を選択できます。シングル終端入力インピーダンスは、規格に応じてプル タイプを VCCO または GND のいずれかにオフセットします (詳細は XP IOB でサポートされる規格 セクションを参照)。
オンダイ終端属性
オンダイ終端 (ODT) 属性は、HSTL、SSTL、POD、LVSTL、および HSUL 規格の入力で分割終端またはシングル終端をサポートします。ODT は、レシーバーの PCB トレース スタブを完全になくすことでシグナル インテグリティを向上できるため、ディスクリート抵抗を使用するよりも有利です。ODT 属性は入力におけるオンダイ終端値を指定します。I/O バンクの VCCO は、ODT 属性が正しく作用するように、適切な電圧レベルに接続する必要があります。ODT を差動バッファーに使用すると、P ピンと N ピンの両方の終端が同じものになります。
ODT_SPLIT 終端は、SSTL または HSTL タイプの I/O 規格を使用するメモリ インターフェイス用です。SPLIT 終端は、VREF 入力しきい値レベル付近に信号をセンタリングして終端します。次の図に示すように、Versal デバイスにおけるこの終端は、2R を VCCO にプルアップし、もう一方の 2R を GND にプルダウンして内部で実装され、VCCO/2 への R の対称等価終端を構成します。
ODT_SINGLE 終端は VCCO または GND に終端し、オープン ドレインの I/O 規格 (POD または LVSTL) で使用されます。次の図に示すように、使用する規格は、ODT を VCCO または GND のいずれかで終端するかを定義し (サポートされる I/O 規格の表を参照)、この終端を VCCO または GND へのシングル R 構造で実装します。
set_property ODT value [get_ports port_name]ソース終端の場合、Versal デバイスではキャリブレーション済みの出力インピーダンス制御が提供されます。
終端値が 40Ω、48Ω、または 60Ω の場合、値はそれぞれ RDRV_40、RDRV_48、および RDRV_60 となります。
set_property OUTPUT_IMPEDANCE value [get_ports port_name]DCITERMDISABLE
ODT (SPLIT または SINGLE) 内部終端を使用する双方向プリミティブには、内部入力終端を無効にできる DCITERMDISABLE ポートが備わっています。このポートを High にアサートすると、インターフェイスが長時間アイドル状態のときに消費電力を節約できます。