XP IOB でサポートされるシングルエンド規格

LVCMOS および LVDCI

低電圧 CMOS (LVCMOS) は CMOS トランジスタを使用して実装されている規格で、広く利用されています。LVDCI 規格は出力インピーダンスがキャリブレーションされた LVCMOS レシーバーで、LVCMOS 出力インピーダンスは DRIVE 設定で定義します。XP IOB では、LVCMOS12 (1.2V)、LVCMOS15 (1.5V)、および LVDCI_15 (1.5V) がサポートされます。

LVSTL および HSUL

低電圧振幅終端ロジック (LVSTL_11 と LVSTL06_12) および高速未終端ロジック (HSUL_12) 規格は、低消費電力のメモリ インターフェイスに最適化されています。LVSTL06_12 は LVSTL06 インターフェイスと互換性がありますが、1.2V で動作します。

HSTL および HSLVDCI

高速トランシーバー ロジック (HSTL) 規格の HSTL_I (1.5V) と HSTL_I_12 (1.2V) は、汎用高速バスに使用します。主に高速メモリ インターフェイスに使用されるこれらの規格では、HSLVDCI_15 (1.5V) 規格と同じレシーバーを使用します。HSTL 規格ではレシーバー側に分割終端が必要ですが、HSLVDCI_15 規格は制御されたキャリブレーション済みインピーダンス ドライバーを使用するため不要です。

POD

擬似オープン ドレイン (POD) 規格の POD12 (1.2V) および POD10 (1.0V) は、DDR4 アプリケーションを対象としています。

SSTL

スタブ直列終端ロジック (SSTL) I/O 規格の 1.5V (SSTL15) および 1.35V (SSTL135) は、汎用メモリ バスに使用されます。SSTL15 は、JEDEC 規格の JESD79-3E で大まかに定義されている (名称は未定義)、DDR3 SDRAM インターフェイス向けの規格です。SSTL135 は、JEDEC 規格の JESD79-3-1 で大まかに定義されている (名称は未定義)、DDR3L SDRAM インターフェイス向けの規格です。XPIO バンクでは、1.5V のバンク電圧によって電源供給されながら、SSTL15 IOSTANDARD を VOH 属性値 80 で使用して 1.8V SSTL レシーバーを駆動できます。外部終端を使用し、VREF レベルを変更することで (XP IOB の内部 VREF 参照)、レシーバーは 1.8V SSTL の受信しきい値 (0.9V) を受け入れることができます。1.8V SSTL とインターフェイスする場合、外部信号が、1.5V バンクに関する Versal アダプティブ SoC データシート のレシーバー仕様に違反しないように注意する必要があります。

UNDEFINED (IOSTANDARD のデフォルト値)

IOSTANDARD をユーザーが定義しない場合、IOSTANDARD にはデフォルト値の UNDEFINED が割り当てられます。Versal デバイス デザインのインプリメンテーションを完成させるには、IOSTANDARD をデフォルト値ではなく、このセクションで説明した有効な I/O 規格のいずれかに設定する必要があります。UNDEFINED 規格は、デザインのインプリメンテーションの初期段階を完成させるためのプレースホルダーとして使用します。