HD IOL の機能

シングル データ レート (SDR) フリップフロップ

ダブル データ レート (DDR) フリップフロップ

IOL の各ピンには、データおよびトライステート ライン用のローカル ダブル データ レート (DDR) フリップフロップがあります。入力パスの DDR フリップフロップは IDDRE1 を使用し、出力およびトライステート パスは ODDRE1 を使用します。データ レジスタとトライステート レジスタを両方使用する場合、これらは同じ方法で使用する必要があります (SDR、DDR、またはレジスタ不使用)。

レジスタ付き OBUFT/IOBUF パスに関する注意事項

HDIO バンク内で VC1902、VM1802、および VM1402 デバイスを使用する場合、レジスタ付き出力の使用時に特別な注意事項があります。これらのデバイスでは、トライステート制御付き HDIO 出力バッファー (OBUFT/IOBUF) が 3.3V または 2.5V で電源供給され、データ信号とトライステート制御信号が小さい時差でトグルする場合、トライステートとデータ間にレース コンディションが発生する可能性があります。データとトライステートにレジスタ付き出力を使用する場合、データとトライステートが同時にトグルしないように注意してください。次の図に、このレース コンディションを回避する推奨ソリューションを示します。詳細は、 AMD アンサー 76846 を参照してください。

図 1. トライステート制御のレース コンディションの解決

図 2. トライステート制御のレース コンディション解決のタイミング図

キャリブレーションなしの IOB 遅延

各ピンには、キャリブレーションなしの遅延ブロックとして、入力遅延用の IDELAYE5 と出力遅延用の ODELAYE5 の 2 つがあります。すべてのタップがイネーブルの場合、各ブロックは、データパスとトライゲート パスの両方に対して少なくとも 1.8ns のキャリブレーションなしの遅延を与えます。IOB の入力部のみを使用する場合、ODELAYE5 を IDELAYE5 へカスケード接続し、すべてのタップがイネーブルの場合は入力パスへ少なくとも 3.6ns の遅延を与えることができます。IDELAYE5 と ODELAYE5 のタップ数はいずれも 32 で、INC および CE ピンを使用して増減することも、CNTVALUEIN および LOAD ピンを使用して動的に変更することもできます。1 つの IOLOGIC サイトで IDELAYE5 または ODELAYE5 を使用する場合、IDELAYE5 と ODELAYE5 は同じクロック ソースを共有する必要があります。

DPLL

各 HDIO バンクには完全デジタル位相ロック ループ (DPLL) が 1 つあり、クロック信号の位相をシフトして最適な信号タイミングを得ることができます。DPLL を使用して新しいクロック周波数を生成することも、IDDR および ODDR レジスタに到達するクロック パスとデータパス間のスキューを除去することもできます。

Versal VC1902、VC1802、および VM1802 デバイスの場合、DPLL に関する次の制約があります。

• 最小入力クロック周波数 (FINMIN_DPLL) は、10MHz ではなく 50MHz です。
• 対象となるデバイスでは、DPLL PD スキュー調整機能と ZHOLD モードがサポートされていません。代わりに、MMCM と IDELAY を使用する必要があります。
• 対象となるデバイスでは、HDIO バンクの DOLL がサポートされていません。

詳細は、 『Versal アダプティブ SoC クロッキング リソース アーキテクチャ マニュアル』 (AM003) を参照してください。