XP XPHY

次の表に、AMD UltraScale™ アーキテクチャの PHY と AMD Versal™ アーキテクチャの XPHY の主な違いをまとめます。

これ以外に、AMD UltraScale™ デバイスの PHY と比べて Versal デバイスの PHY アーキテクチャには次の特長があります。

• 低レイテンシ アプリケーションで受信 FIFO のバイパスをサポート
• NIBBLESLICE 0 (以前の BITSLICE 0) のインスタンシートはオプション
• IDELAYCTRL、ISERDES、OSERDES、RXTX_BITSLICE、RX_BITSLICE、TX_BITSLICE、BITSLICE_CONTROL、および RIU_OR UNISIM プリミティブのサポートを廃止
• XP IOL リソースは XPHY から独立。両方を同時には使用できません。
• 遅延セレクト ポートにより、入力遅延と出力遅延でプログラマブル ロジック制御ポートを共有
• 一部の XPIO バンク (通常はデバイスのコーナーに位置するもの) には、DDR メモリ コントローラー機能のみに使用可能な機能限定のピンがあります。この特定ピンの詳細は、 『Versal アダプティブ SoC パッケージおよびピン配置アーキテクチャ マニュアル』 (AM013) を参照してください。 『Versal アーキテクチャおよび製品データシート: 概要』 (DS950) も参照してください。
• QBC と DBC の機能を 2 つに分割。ストローブが XCC ピンに入力され、ニブル間およびバイト間クロッキングの機能はニブルで指定するようになりました。
• PHY は、Advanced IO Wizard と Advanced I/O Planner の両方を使用してのみ構築できます ( 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) 参照)。