如需了解有关辅助调试 DDR 存储器控制器接口的信息，请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)。该产品指南包含有关遇到错误后该如何操作的信息，欲知详情，请访问此链接。该产品指南还包含有关要采取的各步骤的信息以及发生校准错误时显示的错误消息，欲知详情，请访问此链接。调试硬件相关问题时，请访问此链接以参阅 Versal 自适应 SoC PCB 设计用户指南(UG863) 中的相应内容，了解如何确保存储器接口满足布局准则的要求。在处理 DDR 存储器控制器校准错误时，请使用尽可能小的硬件设计，通常是 CIPS 实例和您正在调试的单个 NoC DDR 存储器控制器。要消除校准错误，可尝试降低存储器接口频率或启用“DDR Advanced”（DDR 高级）选项卡下的“2T timing for DDR4”（DDR4 的 2T 时序）。
要获取 NoC 和 DDR 存储器控制器的最新已知问题列表，请参阅答复记录 75764。如需了解有关双通道 DDR 存储器控制器拓扑的信息，请参阅答复记录 76830。如果操作系统尝试按此答复记录中所述使用存储空间，那么该操作系统在启动期间或操作期间将遇到意外错误。此答复记录还包含指向重要资源的链接，如 Versal 自适应 SoC DDRMC - DDR4 和 LPDDR4/x PCB 仿真支持文章和 Versal 自适应 SoC DDRMC - DDR4、LPDDR4 和 LPDDR4X 外部参考时钟设计指南文章。这些文章描述了如何为 PCB 级仿真生成 IBIS 模型、解释了 IP 为 DDR 存储器控制器配置生成的默认约束，并提供了有关如何为 DDR 存储器控制器设计外部参考时钟电路的指导信息。
由于 Versal 器件 DDR 存储器控制器对于生成有效的管脚分配有一套不同的限制，您必须遵循获取和验证 Versal 自适应 SoC 存储器管脚分配教程确保生成管脚分配。如果您在确认设计阶段遇到问题，请参阅答复记录 35164。如果您计划将来在使用硬件设计时增加存储器密度，那么为 Versal 器件生成管脚分配时，请访问此链接以参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313) 中的相应内容。
如果 DDR 存储器控制器出现校准后数据错误，请使用 Versal 自适应 SoC DDR 存储器控制器 - 二维眼图扫描教程。该工具能以半字节为单位，为存储器接口绘制二维数据有效窗口图。如果数据有效窗口较小或形状异常，则可能表示 PCB 布局或电源有问题。对于 PCB 布局或电源问题，可尝试以更低的数据速率来操作该接口，查看数据错误率是否会降低或完全消失。如果在原先的硬件设计中未启用 2T 时序选项，那么启用该选项也会有所帮助。您可以运行一次二维眼部扫描以获得基准线，然后在启用 2T 时序并降低数据速率后再次运行二维眼部扫描，以判定数据有效窗口大小是否有所改善。