设计时延通常取决于 RTL 中存在的流水线量，这些流水线原先用于改善设计的最大时钟频率。流水线类型如下所述：
- 操作特殊原语（例如，DSP、块 RAM 或 UltraRAM）所需的流水线，其频率为器件数据手册中所列的最大频率。
虽然这些寄存器对于高时钟频率设计至关重要，但对于较慢的设计并不需要所有这些寄存器，因此可移除不需要的寄存器来缩短时延。
- 用于减少给定目标频率的设计中最长路径上的最大逻辑级数或布线级数所需的流水线。
这些流水线通常映射到 SLICE 寄存器。当器件级别或 SLR 级别（针对 SSI 器件）的寄存器使用率比例超过 50% 后，逻辑布局可能变得更加难以合规，并且 Fmax 可能降级。此外，如果穿过 RTL 模块或设计的总体时延过高，则必须降低含 0 或 1 层逻辑级数的路径上的寄存器使用率，对于局部布局布线的路径尤其如此。
- 用于平衡部分其他路径的时延所需的流水线。
Versal 器件采用平均分布的 SRL 单元，默认情况下，您必须尽可能多采用这种方式。Vivado 实现工具支持多种物理最优化，可根据需要从 SRL 中抽出寄存器以帮助满足时序约束。
- 由 Vitis HLS 工具引入的流水线，目的是为了提升逻辑层次并最大程度提升按预测的目标频率完成时序收敛的可能性。
您可以通过在 C/C++ 语言中设置属性来通过 QoS 约束控制特定函数的最大时延。您还可以为 Vitis HLS 降低目标频率，并执行预布局时序分析来验证设计是否能够根据理想布局和逻辑层次信息来满足时序。如需了解有关 Vitis HLS 工具的更多信息，请参阅 Vitis 高层次综合用户指南(UG1399)。
除了这些类型的流水线寄存器之外，大部分 AMD 或第三方 IP 均可提供接口寄存器、时延或目标频率选项。您必须遵循各 IP 产品指南中提供的准则来优化所有可用设置，以在时延与 Fmax 之间实现最合适的取舍。此外，您可单独综合并实现每个 IP，以确认是否能够实现时序收敛，最好将 Fmax 裕度范围控制在 5 到 15% 之间。