无时钟和未约束的内部端点 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

您可据此判定设计中的内部路径是否已受到完整约束。作为“Static Timing Analysis”(静态时序分析)验收质量审查的一部分,必须确保未约束的内部端点数为 0。

未约束的内部端点数为 0 表示所有内部路径均已实现约束,可供进行时序分析。但这并不能保证约束值正确。