Versal 自适应 SoC 系统集成和确认方法指南 (UG1388) - 2024.1 简体中文

Document ID: UG1388
Release Date: 2024-06-19
Version: 2024.1 简体中文

简介
关于 Versal 自适应 SoC 设计方法论
按设计进程浏览内容
关于本指南
仿真流程
逻辑仿真
使用 SystemC 模型执行逻辑仿真
HLS 仿真
AI 引擎仿真
嵌入式软件仿真
硬件仿真
NoC 仿真
CIPS Verification IP
设计收敛
时序收敛
理解时序收敛标准
检查有效约束
检查正时序裕量
理解时序报告
检查设计是否正确约束
修复 check_timing 标记的问题
无时钟和未约束的内部端点
生成时钟
环路和锁存器环
无输入/输出延迟和部分输入/输出延迟
多个时钟
修复 report_methodology 标记的问题
方法 DRC 对时序收敛的影响
方法 DRC 及其对验收质量和硬件稳定性的影响
其他时序方法 DRC
评估设计的最高频率
设计基线设定
定义基线约束
确定必须创建哪些时钟
确认没有时钟遗漏
约束时钟域交汇
检查时钟关系
识别无公用基准时钟的时钟对
识别苛刻的时序要求
同时约束基准时钟和生成时钟
限制 I/O 约束和时序例外
完成每个步骤后评估设计 WNS
综合后最优化与逻辑后最优化
布局前后
物理最优化前后
布线前后
基线设定与时序约束确认流程
分析并解决时序违例
识别时序违例的根源
审查时序裕量
使用设计分析报告
分析路径特性
复查逻辑层次和布线分布表
数据路径延迟和逻辑层次
时钟偏差和不确定性
减少逻辑延迟
优化常规互连结构路径
使用专用块和宏原语对路径进行优化
降低因物理约束导致的信号线延迟
降低因拥塞导致的信号线延迟
拥塞区域和等级定义
拥塞等级范围
“Device”窗口中“Interconnect Congestion Level”
布局器日志中的拥塞
布线器 Log 日志中的拥塞
设计分析报告之拥塞报告
设计分析报告之复杂性报告
减少时钟偏差
使用同步时钟
在异步时钟之间添加时序例外
应用可减少时钟偏差的常见技巧
改进 Versal 器件的偏差
减少 Versal 器件中的时钟延迟
减少时钟不确定性
使用 MBUFGCE 减少时钟不确定性
运用常用时序收敛技巧
利用块级综合策略来改进网表
改进逻辑层次
减少控制集
遵循控制集指南进行操作
减少控制集的数量
最优化高扇出信号线
允许寄存器复制
将高扇出信号线推广到全局布线
使用物理最优化
使用 group_path 命令排列关键逻辑的优先顺序
布线前先修复严重保持时间违例
解决拥塞
降低器件使用率
为 SSI 器件平衡 SLR 使用率
使用替代布局和布线指令
关闭跨边界最优化
禁用 LUT 组合
在拥塞区域中限制高扇出信号线
使用单元膨胀
调节编译流程
使用策略和指令
ML 策略
预定义策略
定制策略
使用最优化迭代
设计过约束
布局规划注意事项
对关键逻辑进行分组
复用布局结果
使用增量实现
选择高质量的参考检查点
为高复用模式选择增量实现指令
避免布局规划和过约束
XPIO-PL 接口时序约束方法
AI 引擎 PL 接口时序约束方法
SSI 技术注意事项
使用硬核 SLR 布局规划约束
使用软核 SLR 布局规划约束
使用 SLR 交汇寄存器
针对 SLR 交汇使用自动流水打拍
集群逻辑
使用 IMUX 寄存器改善硬核宏的时序
使用智能设计运行
功耗收敛
估算整个流程的功耗
建议的功耗约束
建议的最低限度约束
其他建议约束
有助于精确完成功耗分析的最佳实践
运行功耗分析后复查设计的配电情况
功耗时序裕量
DRC 收敛
系统性能收敛
分析基于平台的设计的系统性能
分析仿真中的系统性能
分析仿真中的 AI 引擎性能
分析仿真中的 PL 内核性能
使用硬件仿真来分析系统性能
分析硬件中的系统性能
使用 RTL 或 HLS 监控器来测量性能
测量 AI 引擎性能
使用 AI 引擎运行时事件 API 测量性能
利用事件追踪调试测量性能
在硅片上调试 AI 引擎 PL 性能
提升 PS 中的性能
提升 PL 中的性能
减少时延
解决布局规划对性能的影响
改善 NoC 性能
设计注意事项
确保主单元与从单元之间正常通信
改善 QoS 和带宽
解决次优解决方案
执行 NoC 性能测量
存储器优先法
分析存储器子系统
分析存储器通道饱和
分析 NoC 代理性能
测量主接口性能
测量主接口注入率
使用专属布线组
主接口处分流
分析主接口传输事务
提升 AI 引擎中的性能
提升通过 CPM 和 PL PCIe 的性能
配置与调试
创建器件镜像
配置
调试
调试配置
调试开发板初始化
BootROM 调试
Platform Loader and Manager 调试
ATF 和 U-Boot 调试
Linux 内核调试
调试系统
JTAG 状态和错误状态
电源轨电压状态
调试功耗
调试 PS/PMC
PS/PMC 外设复位
PS/PMC 时钟
调试 NoC
调试 DDR 存储器控制器
调试 DDR 存储器控制器性能
调试 DDR 存储器控制器接口
调试 PCIe
调试 AI 引擎
使用 SmartLynq+ 执行调试
调试 PL
AXI4 Debug Hub 连接
使用 ILA 核
设计探测
选择调试信号线
使用 MARK_DEBUG 保留调试探测信号线名称
ILA 核与时序注意事项
含高速时钟的 ILA 核设计
使用 VIO 核
VIO 核注意事项
在 Vivado Hardware Manager 中调试 AXI 接口
使用 IBERT GTY、GTYP 和 GTM 查看收发器链路特性
运行调试相关 DRC
生成 AXI 传输事务
修改已实现的网表以替换现有调试探针
在已实现的网表上插入、删除或编辑 ILA 核
使用布线后 ECO 将信号线连接到空闲的外部管脚
使用远程调试
软件调试
目标处理器
操作系统
应用软件/内核调试
功能/性能调试
确认
块确认和 IP 确认
生成器和检查器
AI 引擎设计确认
功能确认
性能确认
系统确认
设计调试
附加资源与法律声明
查找其他文档
支持资源
参考资料
修订历史
请阅读：重要法律声明

Back to home page