DDR 存储器控制器是一种高效、低时延集成 DDR 存储器控制器，适用于包括通用中央处理器 (CPU) 以及其他传统的现场可编程门阵列 (FPGA) 应用在内的各种应用，如视频或网络缓冲等。
该控制器的运行时钟频率为 DRAM 时钟频率的一半，支持 DDR4、LPDDR4 和 LPDDR4X 标准，最高可达 4266 Mb/s。该控制器可配置为单一 DDR 存储器接口，数据宽度为 16、32 和 64 位，启用纠错码 (ECC) 后另加 8 个校验位。它也可以配置为 2 个独立或交织式 DDR 接口，每个接口各含 16 个或 32 个数据位。它支持 x4、x8、和 x16 DDR4 和 x32 LPDDR4 组件、小型双列直插式存储器模块 (SODIMM)、无缓冲 DIMM (UDIMM)、寄存式 DIMM (RDIMM) 和低负载 DIMM (LRDIMM)。DDR 存储器控制器可通过 NoC 访问。您可使用 Versal 自适应 SoC 外部存储器预规划工具(XTP667) 来确定存储器接口的各种宽度、类型和速度的最佳组合。如需了解其他信息，请参阅 AMD GitHub 仓库中提供的存储器管脚分配教程。
在 Versal 自适应 SoC 中，DDR 存储器控制器是适用于整个系统的共享资源。在 PS 和 PL 之间通过遍布整个器件的高性能 NoC 接口来共享该资源。NoC IP 核可配置为包含 1 个或多个集成 DDR 存储器控制器。如果选择 2 个或 4 个 DDR 存储器控制器，则可通过对 DDR 存储器控制器进行分组来形成单一交织式存储器。在交织模式下，该应用会将其中包含的 DDR 存储器控制器视为单一统一存储器块。NoC 通过自动将 AXI 请求划分为块大小的交织式子请求，并将子请求交替发送到其中包含的每个 DDR 存储器控制器，以支持跨 2 个或 4 个 DDR 存储器控制器实现交织。
如需了解有关 DDR 存储器控制器的更多信息，请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)。