Versal 架构包括多个块，用于实现基于 PCI® -SIG 技术的高性能标准接口。在包含 CPM 的 Versal 自适应 SoC 中，CPM 为遵循服务器系统方法论的设计提供主要接口。作为 Versal 架构集成 shell 的一部分，CPM 与 NoC 之间存在专用连接，通过该连接可以访问 DDR 和其他硬化 IP。CPM 是单独配置的，与可编程逻辑分开。这样可以使集成 shell 在启动后快速投入运行，而无需配置 PL。这种单独配置方法解决了 PCIe 规范带来的常见上电和复位时序问题。CPM 有 2 种实现方式：CPM4 和 CPM5。
CPM4 块符合 PCIe 基本规范修订版 4.0。它支持定义的线速率，最高可达 16 GT/s。CPM4 包含 2 个 PCIe 控制器，它们共享对 16 个 GTY 收发器的访问，并集成单一直接存储器访问 (DMA) 控制器功能。DMA 可以是 QDMA 或 XDMA，由用户选择，并且它与 CPM PCIe Controller #0 关联。CPM4 中的加速器缓存一致性互连 (CCIX) 支持符合 CCIX 基本规范修订版 1.0。
CPM5 块符合 PCIe 基本规范修订版 5.0。它支持定义的线速率，最高可达 32 GT/s。CPM5 包含 2 个 PCIe 控制器，这些控制器具有对 16 个 GTYP 收发器的专享访问权。CPM5 集成了 2 个 DMA 控制器（均为 QDMA），每个都与 CPM PCIe Controller #0 和 CPM PCIe Controller #1 相关联。CPM5 中的 CCIX 支持符合 CCIX 基本规范修订版 1.1。
CPM4 和 CPM5 包括以下附加组件：
- 一致性网状网络 (CMN) 构成基于 Arm CoreLink CMN-600 构建的 CCIX 块。
- 有 2 个一致性集线器接口 (CHI) PL 接口 (CPI) 块。CPM4 有 1 个 L2 高速缓存实例，CPM5 有 2 个 L2 高速缓存实例。CPI 块与 PL 中的加速器对接。它们会执行 512 位到 256 位的数据宽度转换。它们还会处理跨入内部核时钟的时钟域交汇。
- 非一致性互连块，与 PS 连接以访问 NoC 和 DDR 存储器控制器。该互连会连接到所有其他子块。它使用高级外设总线 (APB) 或 AXI 从接口进行配置。
- 时钟/复位块，包括锁相环 (PLL) 和时钟分频器。
CPM 可用性与器件相关。如需了解更多信息，请参阅下列文档：
- Versal 架构和产品数据手册：概述(DS950)
- Versal 自适应 SoC CPM CCIX 架构手册(AM016)
- Versal Adaptive SoC CPM Mode for PCI Express 产品指南(PG346)
- Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 产品指南(PG347)