PL 内核同样可使用 RTL 内核与 Vivado Design Suite 来开发。此方法对于拥有现成 RTL IP（包括基于 Vivado IP integrator 的设计）或者倾向于通过编写 RTL 代码来创建新功能的硬件设计师而言十分便利。
RTL 内核属于封装为 Vivado Design Suite IP 的常规设计，但此内核必须遵循特定接口规则和要求才能在 Vitis 环境设计流程中使用。如需了解有关 RTL 内核的更多信息，请访问此链接以参阅 Vitis 统一软件平台文档：应用加速开发(UG1393) 中的相应内容。
创建 RTL 内核的过程遵循传统 RTL 设计指南。AMD 强烈建议您先创建专用测试激励文件并使用行为仿真来完整验证 RTL 代码，然后在 Vitis 环境设计流程中封装此代码并将其用作为 PL 内核。完整验证 RTL 设计并满足 Vitis 内核的所有要求后，即可使用 Vivado IP 封装器将此设计封装到 Vitis 内核对象（XO 文件）中。
如需了解有关如何开发和仿真 RTL 内核的更多信息，请参阅 Versal 自适应 SoC 设计进程文档：硬件、IP 和平台开发指南 - 平台的“使用 RTL 创建 PL 内核”部分。