PCIe 子系统 - 2023.2 简体中文

Versal 架构包括多个块，用于实现基于 PCI® -SIG 技术的高性能标准接口。除了集成 CPM 块外，Versal 架构还支持在 PL 内实现 PCIe® 。PL PCIe 显著增强了先前架构中的 Integrated Block for PCIe 实现。

如果您的设计需从先前架构的 Integrated Block for PCIe 移植到 Versal 自适应 SoC PL PCIe® 块，请留意以下注意事项：

• 当前仅支持基于 Vivado IP integrator 的块设计流程（采用手动或自动连接）。
• Versal 自适应 SoC PL PCIe 所需的 GT 和 PHY IP 块不在 Versal 自适应 SoC PL PCIe® 块的范围内。
• 使用 PL PCIe® 块按所需链路速度、宽度和功能来配置 PCIe 子系统，并运行块自动化设置或者手动例化并连接所需的 GT 和 PHY 通道 IP。
• AMD 建议使用处理器系统内的 I/O 来驱动 PCIe 控制器的基本复位（必须在 CIPS IP 内配置）。
• 手动映射 RQ/RC/CQ/CC 串流接口和边带信号，这与其先前架构中各自的 IP 实现过程相似。

如果您的设计需从先前架构的 Integrated Block for PCIe 移植到 Versal 架构 CPM 块，请留意以下注意事项：

• 使用 CIPS IP 核按 CPM 中所需的链路速度、宽度和功能来配置 PCIe 子系统。
  注释： CPM 与 GT 间具有固定连接（基于 CPM 配置），且此连接无法更改。如需获取有关 CPM5 的 GT 选择和管脚分配指导信息，请访问此链接以参阅 Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 产品指南(PG347) 中的相关信息。
• PCIe 控制器的基本复位由处理器系统内的 I/O 来驱动（必须在 CIPS IP 内配置）。
• 可编程逻辑只能使用 user_clk，其频率根据已配置的链路速度和宽度可采用 62.5、125 或 250 MHz。
• 将 RQ/RC/CQ/CC 串流、边带信号、XDMA 串流和 QDMA 串流接口手动映射到 Versal 自适应 SoC CPM PL 接口。这些接口与其先前架构中各自的 IP 实现过程相似。
• 将 AXI4 存储器映射 (AXI4-MM) 接口（包括 AXI4-MM Bridge、AMD DMA Memory Mapped (XDMA-MM) 接口和 Queue DMA Memory Mapped (QDMA-MM) 接口）手动映射到 NoC 架构中。这需要在设计内设置各种组件，例如 NoC、处理器系统、地址转换和地址分配。

欲知详情，请参阅以下有关含 CPM 的器件的文档：

• Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP 产品指南(PG343)
• Versal Adaptive SoC DMA and Bridge Subsystem for PCI Express 产品指南(PG344)
• Versal Adaptive SoC PCIe PHY LogiCORE IP 产品指南(PG345)
• Versal Adaptive SoC CPM Mode for PCI Express 产品指南(PG346)
• Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 产品指南(PG347)