将设计从 AMD UltraScale™ 或 AMD UltraScale+™ 架构移植到 AMD Versal™ 自适应 SoC 时,AMD 工具只能自动移植部分 PL 原语和集成的 IP 块。在某些情况下,AMD Versal™ 器件中没有等效的功能或连接。虽然可执行部分移植,但此方法通常会导致硬件和应用性能欠佳。因此,AMD 建议改为使用以下步骤:
- 对各主要块之间的所有高带宽连接进行重新架构,以使用 NoC 代替基于 PL 的 AXI Interconnect 或类似 IP。
- 利用全新集成块(例如,集成存储器控制器、DMA 和 AI 引擎)来减少 PL 逻辑。
- 将先前架构中例化的 PL 原语替换为等效的 RTL 描述或 XPM(例如,存储器块、DSP、进位逻辑、多路复用器等)。
- 重新生成或重新创建所有 IP 块。
- 对整个设计进行重新综合,而不是移植为先前架构创建的网表。
您必须仔细审查设计中自动移植的每一部分,以确保能够满足应用性能、资源和功能。对于从 AMD Zynq™ UltraScale+™ MPSoC 移植的设计,AMD 建议通过在新设计中例化 CIPS IP 来重新创建 PS 功能和连接,而不是尝试通过工具自动化来进行移植。
下表显示了可使用自动移植的块和功能。
块 | 自动移植 |
---|---|
可配置逻辑块 (CLB) | 是 |
片上存储器 (OCM) 资源(块 RAM 和 UltraRAM) | 大部分 |
DSP | 是 |
时钟设置 | 部分 |
I/O | 部分 |
软核存储器控制器 | 否 |
AXI 互连 | 否 |
GT | 否 |
PCIe 子系统 | 否 |
以太网 MAC | 否 |
处理器与外设 | 否 |
系统调试 | 否 |
系统监控器 (SYSMON) | 否 |
功耗与错误处理 | 否 |
安全性 | 否 |
启动和配置 | 否 |
PL 配置和 JTAG | 否 |
重要: 如果现有设计包含 Versal 自适应 SoC 中已弃用的块,那么您必须手动将这些块移植到对应的 Versal 自适应 SoC 块。欲知详情,请参阅相应的 Versal 自适应 SoC 架构手册。
对于从 AMD Kintex™ UltraScale™ 、Kintex UltraScale+、AMD Virtex™ UltraScale™ 或 Virtex UltraScale+ 器件移植的设计,必须添加 CIPS IP 以启用基本功能(如器件配置和硬件调试功能),即使不使用 PS 功能也是如此。从 Zynq UltraScale+ MPSoC 移植的其他设计应已包含 PS 块。如需了解有关 CIPS IP 的更多信息,请参阅 Control, Interface and Processing System LogiCORE IP 产品指南(PG352)。