Versal アーキテクチャのブートとコンフィギュレーションは、以前のアーキテクチャとは異なります。Versal アダプティブ SoC では、PL のコンフィギュレーションと JTAG スタンドアロン プリミティブがサポートされていませんが、次のような同等機能があります。
- BSCANE2 プリミティブは、CIPS IP で利用できる 4 つの JTAG TAP USER 命令に置き換えられます。
- STARTUPE3 プリミティブは、QSPI コントローラー MIO と CIPS IP (グローバル非同期セット/リセット信号、グローバル トライステート、スタートアップ終了 (EOS) 信号、PL クロック (PL0-PL3) ソース コンフィギュレーション) の組み合わせで置き換えられます。
- DNA_PORTE2 プリミティブは、デバイス DNA の読み出しを目的として JTAG DNA レジスタまたは AXI メモリ マップド インターフェイスでアクセス可能な 32 ビット レジスタ DNA_0、DNA_1、DNA_2、および DNA_3 に置き換えられます。
- EFUSE_USR プリミティブは、AXI メモリ マップド EFUSE_CACHE レジスタに置き換えられます。
- ICAPE3 はコンフィギュレーション フレーム インターフェイス (CFI) バスに置き換えられます。このバスには、CIPS IP を介してアクセスできます。
- USR_ACCESS プリミティブは、PLM_RTCA (ランタイム コンフィギュレーション領域) モジュールの PMC USR_ACCESS レジスタに置き換えられます。PDI のプロパティ設定の詳細は、 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908) を参照してください。
アドレス マップを含むメモリ マップド レジスタの詳細は、 『Versal アダプティブ SoC テクニカル リファレンス マニュアル』 (AM011) および 『Versal アダプティブ SoC レジスタ リファレンス』 (AM012) を参照してください。