DDR メモリ コントローラーは、汎用中央演算処理装置 (CPU) や、ビデオ、ネットワーク バッファーなど従来の FPGA (フィールド プログラマブル ゲート アレイ) アプリケーションを含む、さまざまなアプリケーションに最適な高効率かつ低レイテンシの統合 DDR メモリ コントローラーです。
このコントローラーは、DRAM の半分のクロック周波数で動作し、最大 4266 Mb/s までの DDR4、LPDDR4、および LPDDR4X 規格をサポートします。コントローラーは、16、32、および 64 ビット (ECC が有効な場合には、さらに 8 ビット) のデータ幅を備えた単一の DDR メモリ インターフェイスとして構成できます。また、16 または 32 データビットの 2 つの独立した DDR インターフェイス、またはインターリーブされた DDR インターフェイスとしても構成可能です。コントローラーは、x4、x8、x16 DDR4 および x32 LPDDR4 コンポーネント、SODIMM (Small Outline Dual-Inline Memory Module)、UDIMM (Unbuffered DIMM)、RDIMM (Registered DIMM)、および LRDIMM (Load Reduced DIMM) をサポートします。DDR メモリ コントローラーへは、NoC を経由してアクセスします。 『Versal アダプティブ SoC 外部メモリ事前プランニング ツール』 (XTP667) を使用することで、さまざまな幅、タイプ、速度の最適な組み合わせのメモリ インターフェイスを特定できます。詳細は、AMD GitHub リポジトリから入手可能な メモリ ピン配置チュートリアル を参照してください。
Versal アダプティブ SoC の DDR メモリ コントローラーは、システム全体で共有されるリソースです。デバイス全体の高性能 NoC インターフェイスを介して PS と PL 間で共有されます。NoC IP コアは、1 つまたは複数の統合 DDR メモリ コントローラーを含うように構成できます。2 つまたは 4 つの DDR メモリ コントローラーを選択する場合は、グループ化されて 1 つのインターリーブド メモリを形成します。インターリーブ モードの場合、アプリケーションは、その DDR メモリ コントローラーを単一の統合メモリ ブロックと見なします。NoC は、AXI 要求をインターリーブされたブロック サイズのサブリクエストに自動的に分割し、各 DDR メモリ コントローラーに対してサブリクエストを交互に送信することで、2 つまたは 4 つの DDR メモリ コントローラーでのインターリーブをサポートします。
DDR メモリ コントローラーの詳細は、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) を参照してください。