reg_dpu_base_addr - 4.1 日本語

Zynq UltraScale+ MPSoC 向け DPUCZDX8G 製品ガイド (PG338)
Document ID
PG338
Release Date
2023-01-31
Version
4.1 日本語

各 DPUCZDX8G の入力イメージとパラメーターの外部メモリ アドレスを示すために使用します。DPUCZDX8G のベース アドレスの幅は 40 ビットで、最大 1TB のアドレス空間をサポートできます。ただしレジスタはすべて 32 ビット幅のため、40 ビット幅のベース アドレスを表現するには 2 つのレジスタが必要です。reg_dpu0_base_addr0_l は DPUCZDX8G コア 0 のベース アドレス 0 の下位 32 ビットを表し、reg_dpu0_base_addr0_h は DPUCZDX8G コア 0 のベース アドレス 0 の上位 8 ビットを表します。

DPUCZDX8G ベース アドレスのグループは各 DPUCZDX8G コアに対して 8 つあり、最大で 4 つの DPUCZDX8G コアに対して 32 の DPUCZDX8G ベース アドレス グループがあります。次の表に reg_dpu_base_addr の詳細を示します。

表 1. reg_dpu_base_addr
レジスタ アドレス オフセット 幅 タイプ 説明
reg_dpu0_base_addr0_l 0x224 32 R/W DPUCZDX8G コア 0 のベース アドレス 0 の下位 32 ビット。
reg_dpu0_base_addr0_h 0x228 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 0 の上位 8 ビットを表す。
reg_dpu0_base_addr1_l 0x22C 32 R/W DPUCZDX8G コア 0 のベース アドレス 1 の下位 32 ビット。
reg_dpu0_base_addr1_h 0x230 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 1 の上位 8 ビットを表す。
reg_dpu0_base_addr2_l 0x234 32 R/W DPUCZDX8G コア 0 のベース アドレス 2 の下位 32 ビット。
reg_dpu0_base_addr2_h 0x238 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 2 の上位 8 ビットを表す。
reg_dpu0_base_addr3_l 0x23C 32 R/W DPUCZDX8G コア 0 のベース アドレス 3 の下位 32 ビット。
reg_dpu0_base_addr3_h 0x240 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 3 の上位 8 ビットを表す。
reg_dpu0_base_addr4_l 0x244 32 R/W DPUCZDX8G コア 0 のベース アドレス 4 の下位 32 ビット。
reg_dpu0_base_addr4_h 0x248 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 4 の上位 8 ビットを表す。
reg_dpu0_base_addr5_l 0x24C 32 R/W DPUCZDX8G コア 0 のベース アドレス 5 の下位 32 ビット。
reg_dpu0_base_addr5_h 0x250 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 5 の上位 8 ビットを表す。
reg_dpu0_base_addr6_l 0x254 32 R/W DPUCZDX8G コア 0 のベース アドレス 6 の下位 32 ビット。
reg_dpu0_base_addr6_h 0x258 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 6 の上位 8 ビットを表す。
reg_dpu0_base_addr7_l 0x25C 32 R/W DPUCZDX8G コア 0 のベース アドレス 7 の下位 32 ビット。
reg_dpu0_base_addr7_h 0x260 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 0 のベース アドレス 7 の上位 8 ビットを表す。
reg_dpu1_base_addr0_l 0x324 32 R/W DPUCZDX8G コア 1 のベース アドレス 0 の下位 32 ビット。
reg_dpu1_base_addr0_h 0x328 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 0 の上位 8 ビットを表す。
reg_dpu1_base_addr1_l 0x32C 32 R/W DPUCZDX8G コア 1 のベース アドレス 1 の下位 32 ビット。
reg_dpu1_base_addr1_h 0x330 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 1 の上位 8 ビットを表す。
reg_dpu1_base_addr2_l 0x334 32 R/W DPUCZDX8G コア 1 のベース アドレス 2 の下位 32 ビット。
reg_dpu1_base_addr2_h 0x338 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 2 の上位 8 ビットを表す。
reg_dpu1_base_addr3_l 0x33C 32 R/W DPUCZDX8G コア 1 のベース アドレス 3 の下位 32 ビット。
reg_dpu1_base_addr3_h 0x340 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 3 の上位 8 ビットを表す。
reg_dpu1_base_addr4_l 0x344 32 R/W DPUCZDX8G コア 1 のベース アドレス 4 の下位 32 ビット。
reg_dpu1_base_addr4_h 0x348 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 4 の上位 8 ビットを表す。
reg_dpu1_base_addr5_l 0x34C 32 R/W DPUCZDX8G コア 1 のベース アドレス 5 の下位 32 ビット。
reg_dpu1_base_addr5_h 0x350 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 5 の上位 8 ビットを表す。
reg_dpu1_base_addr6_l 0x354 32 R/W DPUCZDX8G コア 1 のベース アドレス 6 の下位 32 ビット。
reg_dpu1_base_addr6_h 0x358 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 6 の上位 8 ビットを表す。
reg_dpu1_base_addr7_l 0x35C 32 R/W DPUCZDX8G コア 1 のベース アドレス 7 の下位 32 ビット。
reg_dpu1_base_addr7_h 0x360 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 1 のベース アドレス 7 の上位 8 ビットを表す。
reg_dpu2_base_addr1_l 0x42C 32 R/W DPUCZDX8G コア 2 のベース アドレス 1 の下位 32 ビット。
reg_dpu2_base_addr1_h 0x430 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 1 の上位 8 ビットを表す。
reg_dpu2_base_addr2_l 0x434 32 R/W DPUCZDX8G コア 2 のベース アドレス 2 の下位 32 ビット。
reg_dpu2_base_addr2_h 0x438 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 2 の上位 8 ビットを表す。
reg_dpu2_base_addr3_l 0x43C 32 R/W DPUCZDX8G コア 2 のベース アドレス 3 の下位 32 ビット。
reg_dpu2_base_addr3_h 0x440 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 3 の上位 8 ビットを表す。
reg_dpu2_base_addr4_l 0x444 32 R/W DPUCZDX8G コア 2 のベース アドレス 4 の下位 32 ビット。
reg_dpu2_base_addr4_h 0x448 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 4 の上位 8 ビットを表す。
reg_dpu2_base_addr5_l 0x44C 32 R/W DPUCZDX8G コア 2 のベース アドレス 5 の下位 32 ビット。
reg_dpu2_base_addr5_h 0x450 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 5 の上位 8 ビットを表す。
reg_dpu2_base_addr6_l 0x454 32 R/W DPUCZDX8G コア 2 のベース アドレス 6 の下位 32 ビット。
reg_dpu2_base_addr6_h 0x458 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 6 の上位 8 ビットを表す。
reg_dpu2_base_addr7_l 0x45C 32 R/W DPUCZDX8G コア 2 のベース アドレス 7 の下位 32 ビット。
reg_dpu2_base_addr7_h 0x460 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 2 のベース アドレス 7 の上位 8 ビットを表す。
reg_dpu3_base_addr0_l 0x524 32 R/W DPUCZDX8G コア 3 のベース アドレス 0 の下位 32 ビット。
reg_dpu3_base_addr0_h 0x528 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 のベース アドレス 0 の上位 8 ビットを表す。
reg_dpu3_base_addr1_l 0x52C 32 R/W DPUCZDX8G コア 3 のベース アドレス 1 の下位 32 ビット。
reg_dpu3_base_addr1_h 0x530 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 のベース アドレス 1 の上位 8 ビットを表す。
reg_dpu3_base_addr2_l 0x534 32 R/W DPUCZDX8G コア 3 ベース アドレス 2 の下位 32 ビット。
reg_dpu3_base_addr2_h 0x538 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 2 の上位 8 ビットを表す。
reg_dpu3_base_addr3_l 0x53C 32 R/W DPUCZDX8G コア 3 ベース アドレス 3 の下位 32 ビット。
reg_dpu3_base_addr3_h 0x540 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 3 の上位 8 ビットを表す。
reg_dpu3_base_addr4_l 0x544 32 R/W DPUCZDX8G コア 3 のベース アドレス 4 の下位 32 ビット。
reg_dpu3_base_addr4_h 0x548 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 4 の上位 8 ビットを表す。
reg_dpu3_base_addr5_l 0x54C 32 R/W DPUCZDX8G コア 3 ベース アドレス 5 の下位 32 ビット。
reg_dpu3_base_addr5_h 0x550 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 5 の上位 8 ビットを表す。
reg_dpu3_base_addr6_l 0x554 32 R/W DPUCZDX8G コア 3 のベース アドレス 6 の下位 32 ビット
reg_dpu3_base_addr6_h 0x558 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 6 の上位 8 ビットを表す。
reg_dpu3_base_addr7_l 0x55C 32 R/W DPUCZDX8G コア 2 のベース アドレス 7 の下位 32 ビット。
reg_dpu3_base_addr7_h 0x560 32 R/W このレジスタの下位 8 ビットで、DPUCZDX8G コア 3 ベース アドレス 7 の上位 8 ビットを表す。