GEN_OSC/RAND_OSC – アサート後、一定のサイクル数が経過する間はアサート続行 - 1.1 日本語

AXI Verification IP v1.1 LogiCORE IP 製品ガイド (PG267)

Document ID
PG267
Release Date
2017-10-04
Version
1.1 日本語

このポリシーが有効な場合、*READY 信号は low_time サイクルの間 0 に駆動された後、 high_time サイクルの間 1 に駆動されます。

注記: 指定したサイクル数が経過するまで、*READY はアサートされたままです。このポリシーは、別のポリシーが適用されるまで繰り返されます。

この図 に示すように、イベント A が発生してから low_time ACLK の遅延の後に READY がアサートされます。 high_time サイクルの ACLK が経過すると READY はディアサートされ、カウンターは A から再スタートします。

図 D-17: GEN_OSC/RAND_OSC

X-Ref Target - Figure D-17

X18601-axi-vip-gen-osc.jpg