レシーバー - 3.0 日本語

このブロックは、RX インターフェイス、ループバック制御 MUX、RX FIFO、CRC チェッカー、および受信制御モジュールで構成されます。PHY からの受信データ信号はループバック制御 MUX を経由して RX FIFO に格納されます。ループバックを有効にした場合、TX ラインのデータが RX FIFO に渡されます。CRC チェッカー モジュールは CRC 受信フレームの CRC を計算し、CRC 値が正しければ受信制御ロジックがフレーム受信割り込みを生成します。