パート 1: Vitis HLS からの System Generator パッケージの作成 - 2020.2 日本語

Vivado Design Suite チュートリアル: System Generator を使用したモデル ベースの DSP デザイン (UG948)

Document ID
UG948
Release Date
2020-12-11
Version
2020.2 日本語
  1. Start > Xilinx Design Tools > Vitis HLS 2020.2 をクリックして Vitis HLS IDE を起動します。
  2. Welcome 画面で [Open Project] をクリックし、Vitis HLS プロジェクト ディレクトリ C:\SysGen_Tutorial\Lab2\C_code\hls_project を選択します。

  3. OK をクリックしてプロジェクトを開きます。
  4. [Explorer] ビューで [Source] フォルダーを展開し、MedianFilter.cpp ファイルをダブルクリックして C++ ファイルの内容を表示します。

    このファイルは、2 次元メジアン フィルターを 3x3 ウィンドウ サイズにインプリメントします。

  5. [solution1] を右クリックして C Synthesis > C Synthesis をクリックし、ソース ファイルを合成します。

    合成が完了すると、Vitis HLS に次のようなメッセージが表示されます。
    Finished C synthesis

    次に、ソースを System Generator で使用できるようにパッケージします。

  6. solution1 を右クリックし、Export RTL をクリックします。
  7. [Format Selection] で Vivado IP for System Generator を選択し、OK をクリックします。

    RTL のエクスポートが完了すると、Vitis HLS に次のメッセージが表示されます。

    Finished export RTL
  8. Vivado HLS を閉じます。