System Generator ブロックの設定 - 2020.2 日本語

既存のフィルターのプロパティを確認します。

• [Frequency Specifications]
  • [Units]: [MHz]
  • [Fs]: [20]
  • [Fpass]: [1.5]
  • [Fstop]: [8.5]

• [Magnitude Specifications]
  • [Units]: [dB]
  • [Apass]: [0.01]
  • [Astop]: [100]

次に、FDATool インスタンスのフィルター パラメーターを Digital FIR Filter インスタンスに関連付けます。

FPGA では、デザインは特定のクロック レートで動作し、特定のビット数を使用してデータ値が表現されます。

標準 Simulink 環境で使用される連続時間を FPGA ハードウェア環境での離散時間に変換するには、Gateway In ブロックでサンプル レートを定義します。これにより、連続入力波形のサンプリング頻度が決まります。このサンプル レートは、System Generator によりデザインのほかのブロックにも自動的に伝搬されます。データを表現するのに使用されるビット数も、Gateway In ブロックで定義するとシステム全体に伝搬されます。

このチュートリアルでは使用しませんが、一部のザイリンクス ブロックでは、自動伝搬の一部としてレートとビット幅の変更 (増加または減少) がイネーブルになっています。これらのブロックの詳細は、 『Vivado Design Suite リファレンス ガイド: System Generator を使用したモデル ベースの DSP デザイン』 (UG958) を参照してください。

これらの属性 (レートおよびビット幅) により、連続時間信号の表現の精度が決まります。これらの属性は、最終的なハードウェアのサイズ、パフォーマンス、およびコストにも影響します。

System Generator では、Simulink 環境を使用して定義およびシミュレーションすることにより、これらの属性の影響を確認できます。

デザインの周波数が最大のサイン波は 9 MHz なので、入力ポートのサンプリング周波数は 18 MHz 以上にする必要があります。このデザインでは 20 MHz を使用します。

これで、ハードウェアでの精度を確認するために正確なサンプル レートおよびビット幅を使用できます。

データを十分に表現するため入力ポートは 20 MHz でサンプリングされるので、FPGA のクロック レートと Simulink のサンプル周期を 20 MHz 以上に設定する必要があります。

1. [FPGA clock period] を 50 ns (1/20 MHz) に指定します。
2. [Simulink system period] を 1/20e6 秒に指定します。
3. [Perform analysis] に Post Synthesis、[Analyzer type] に Resource を選択します。このオプションを選択すると、完了後にリソース使用量が表示されます。
   
   

新しいデザインはサイクル精度およびビット精度なので、前よりもシミュレーションに時間がかかる場合があります。

上の図に示す結果では、右側の [Spectrum Analyzer Sysgen] ウィンドウは左側の [Spectrum Analyzer FDA Tool] ウィンドウに示される元のデザインとは異なります。これは、連続時間システムを離散時間ハードウェアで記述する際に発生する量子化およびサンプリングによるものです。

最後に、このデザインをハードウェアにインプリメントします。これにより、Gateway In と Gateway Out ブロック間にあるすべてのものがハードウェア記述に合成されます。デザインのこの記述は、Verilog または VHDL ハードウェア記述言語 (HDL) で出力されます。このプロセスは、System Generator トークンで制御されます。

コンパイル プロセスで Simulink ブロックのデザインが業界標準の RTL デザイン記述に変換されます。RTL デザインは、ハードウェア デザインに合成できます。ハードウェア デザイン記述が生成されると、[Resource Analyzer] ウィンドウが表示されます。