パスの中には、デバイス内でシーケンシャル セルにより取り込まれず、入力ポートから出力ポートに直接伝搬されるものがあります。入力ポートが出力ポートとシーケンシャル セルの両方に接続されている場合、Timing Constraints ウィザードでは、入力ポートには [Input Delay] ページで制約が設定されているはずなので、入力/出力ポート ペア間に組み合わせ制約は推奨されません。組み合わせパスに対しては、次の図に示すように、デザイン ポートの入力遅延および出力遅延と共に仮想クロックを定義するように推奨されます。
図 1. 組み合わせパスの回路図および遅延制約
最終的な組み合わせパス遅延制約は、次のようになります。
- セットアップ解析:
仮想クロックの周期 - 最大入力遅延 - 最大出力遅延
- ホールド解析:
0 - 最小出力遅延 - 最小入力遅延
仮想クロックの周期は、制約が設定されたすべての組み合わせパスの中で最大の組み合わせ遅延制約より大きくなるように変更する必要があります。次の図に、入力/出力ポート ペアごとに必要な遅延入力を示します。
図 2. 推奨される組み合わせパス遅延
入力および出力遅延制約が既存のものより優先されることはありません。同じクロックに対して遅延制約が複数設定されているポートがある場合、その中の最小値が Vivado タイミング解析のホールド解析に使用され、最大値がセットアップ解析に使用されます。
すべての遅延を入力したら、Next をクリックして次のページに進みます。
注記: Timing Constraints ウィザードを使用せずに、
set_max_delay および set_min_delay コマンドを使用して、組み合わせパスに制約を設定することもできます。