Vivado IP インテグレーターでの性能モデリングは、次の 2 つの段階で構成されます。
- NoC/DDR メモリインターフェイスのデータフロー モデリング
- アクセラレータ ブロックのデータフロー モデリング
最初の段階では、AMD トラフィック ジェネレーター IP を使用して NoC のデータフローをモデル化します。この IP は、アクセラレータのデータフローに似せたトランザクションを生成するように設定できます。たとえば、アクセラレータが処理対象として 3 次元データ キューブを必要とする場合、データが DDR メモリ内で線形形式で配列されていても、NoC マスターからのフェッチ アドレスは線形になりません。必要なアドレス指定モード (3 次元など) に合わせてトラフィック ジェネレーターを設定し、NoC-PL インターフェイスのパフォーマンスをモニターできます。
スループットが想定より低い場合 (通常その原因は DRAM の効率にある)、DRAM アドレス マップを調整して DRAM インターフェイスの効率を改善できます。また、NoC はサービス品質 (QoS) を選択できます。トラフィック クラスに応じて、アプリケーションの要件を満たすように各 NoC マスターおよびスレーブの QoS 値を調整できます。たとえば、非常に短いレイテンシを必要とするビデオ アプリケーションは低レイテンシ トラフィックに設定し、その他の NoC マスターはベスト エフォート トラフィックに設定できます。
次の段階では、NoC/DDR メモリからの実際のデータフローを模倣するアクセラレータのトラフィックを生成することにより、アクセラレータ ブロックをモデル化します。アクセラレータ インターフェイスが AXI4 ストリーミング プロトコルをサポートしている場合 (AI エンジン ブロックなど)、AMD トラフィック ジェネレーターまたはシミュレーション PLIO を使用してトラフィックをモデル化し、パフォーマンスを調整できます。モニター ブロックによって報告される性能値に基づいて、NoC とアクセラレータの設定を調整できます。
詳細は、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) のこのセクション、および、「NoC DDR Mermor Controller Versal Device Architecture Tutorials」 (英語) を参照してください。