- Gen1 (2.5GT/s)、Gen2 (5.0GT/s)、Gen3 (8.0GT/s)、および Gen4 (16.0GT/s) スピードをサポート。
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Versal
デバイスの場合のサポート:
- 2.5GT/s、5.0GT/s、および 8.0GT/s ライン レートでの x1、x2、x4、x8、および x16 レーン動作。注記: x16 レーン幅のサポートは、選択したデバイス/パッケージで使用可能な GTYP に依存します。
- 16.0GT/s ライン レートでの x1、x2、x4、x8 レーン動作。
- 2.5GT/s、5.0GT/s、および 8.0GT/s ライン レートでの x1、x2、x4、x8、および x16 レーン動作。
- GT クワッドは常に PHY IP の外部にあり、サンプル デザインを開くと IP インテグレーター ブロック デザインで利用できます。
- Gen1 または Gen2 スピードでのみ、P0s の PIPE ロー パワー ステートをサポート。PIPE P0s は、L0s の MAC LTSSM ステートと等価です。
- 同期および非同期アプリケーションをサポート。
- Gen1 と Gen2 間のレート変更は、固定データパスでの実装。
- UltraScale および UltraScale+ デバイスとは異なり、Versal デバイスではトランシーバー リセット シーケンスは GT クワッドの一部に含まれます。
- PHY IP GUI には GT クワッドのロケーション選択に関するオプションはありません。最上位制約ファイル (XDC) でユーザーが GT クワッドに適切な LOC 制約を与える必要があります。