ポート名 | 幅 | I/O | クロック ドメイン | 説明 |
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phy_txdetectrx | 1 | 入力 | pclk | この信号がロジック High で POWERDOWN が P1 ロー パワー ステートの場合、PHY に対してレシーバー検出の実行を要求します。レシーバー検出が完了すると、phystatus が PCLK の 1 サイクル間アサートします。phystatus が PCLK の 1 サイクル間ロジック High になると、レシーバー検出のステータスが rxstatus に示されます。
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phy_txelecidle | 1 | 入力 | pclk | この信号がロジック High の場合 tx[p/n] を強制的に電気的アイドルにします。電気的アイドルの間、tx[p/n] は DC 同相電圧に駆動されます。レーンごとの信号。 |
phy_txcompliance | 1 | 入力 | pclk | この信号がロジック High の場合、ランニング ディスパリティを負の値に設定します。PCIe コンプライアンス パターン送信時に使用します。レーンごとの信号。 |
phy_rxpolarity | 1 | 入力 | pclk | この信号がロジック High の場合、PHY に対して受信データの極性反転を要求します。レーンごとの信号。 |
phy_powerdown[1:0] | 2 | 入力 | pclk | PHY に対して省電力ステートへの移行、または通常の電力ステートへの復帰を要求します。パワー マネージメントが完了すると、PHYSTATUS が PCLK の 1 サイクル間アサートします。
P2 はサポートされません。 |
phy_rate[1:0] | 2 | 入力 | pclk | PHY に対して動的レート変更の実行を要求します。レート変更が完了すると、PHYSTATUS が PCLK の 1 サイクル間アサートします。PHY がレート変更中は、rxvalid、rxdata、および rxstatus を無視する必要があります。
シミュレーション モード (PHY_SIM_EN = TRUE) で Gen3 のスピード変更の場合、PHYSTATUS のアサートには約 45μs かかります。 |