RX データ信号 - 1.0 日本語

Versal ACAP PHY for PCI Express v1.0 LogiCORE IP 製品ガイド (PG345)

Document ID: PG345
Release Date: 2022-04-26
Version: 1.0 日本語

表 1. RX データ信号
ポート名	幅	I/O	クロックドメイン	説明
phy_rx[p/n]	1	入力	シリアル	PHY への差動レシーバー入力。レーンごとの信号。
phy_rxdata[63:0]	64	出力	pclk	レシーバーからの PIPE データ出力。ビット [63:32] は Gen4 専用で、Gen1、Gen2、および Gen3 では無視します。ビット [31:16] は Gen3 専用で、Gen1 および Gen2 では無視します。レーンごとの信号。
phy_rxdatak[1:0]	2	出力	pclk	RXDATA が制御かデータかを示します。Gen1 および Gen2 専用。レーンごとの信号。 0b: データ 1b: 制御
phy_rxdata_valid	1	出力	pclk	この信号を使用し、PHY は MAC に対して PCLK の 1 サイクル間 RXDATA を無視するよう要求します。この信号がロジック High の場合、RXDATA を使用します。この信号がロジック Low の場合、PCLK の 1 サイクル間、RXDATA を無視します。Gen3 および Gen4 専用。レーンごとの信号。
phy_rxstart_block[1:0]	2	出力	pclk	この信号を使用して、PHY は 128b ブロックの開始バイトを MAC に通知します。 00b: 開始位置のないデータ。 01b: 下位 32 ビットからブロック開始。 10b: 上位 32 ビットからブロック開始。Gen3 スピード動作時は非アクティブ。 11b: Gen3 スピード動作時は無効な値。 Gen3 および Gen4 専用。レーンごとの信号。
phy_rxsync_header[1:0]	2	出力	pclk	MAC が次の 128b ブロックを使用するための同期ヘッダー。RXSTART_BLOCK がアサートされると、MAC はこの値を読み出します。Gen3 および Gen4 専用。レーンごとの信号。