システムの高速シリアル I/O インターフェイスをデバッグおよび検証するハードウェア デザインを生成するための最初の段階は、IBERT コアを生成することです。これには、次の手順に従います。
- Vivado IDE を開く。
- 最初の画面で Next をクリックします。 をクリックし、Open IP Catalog ウィザードが表示されたら
- パーツ、ターゲット言語、ターゲット シミュレータ、および IP ディレクトリを選択します。Finish をクリックします。
- IP カタログで を展開すると、前の手順で選択したデバイスに応じて 1 つまたは複数の IBERT コアが表示されます。
- 目的の IBERT アーキテクチャをダブルクリックし、コアの [Customize IP] ダイアログ ボックスを開きます。
ハードウェア システム要件に合わせて IBERT コアをカスタマイズします。さまざまな IBERT コアの詳細は、次の IP 資料を参照してください。
- 『Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 製品ガイド』 (PG132)
- 『Integrated Bit Error Ratio Tester 7 Series GTP Transceivers LogiCORE IP 製品ガイド』 (PG133)
- 『Integrated Bit Error Ratio Tester 7 Series GTH Transceivers LogiCORE IP 製品ガイド』 (PG152)