Synplify Pro プロジェクトで作成されたブラック ボックス「sinegen」には、Direct Digital Synthesizer IP が含まれています。このブロック用に合成済みデザインを作成する必要があります。このためには、次の手順に沿って
Vivado®
IDE で RTL タイプのプロジェクトを作成します。
- Vivado IDE を起動します。
- Create Project をクリックします。New Project ウィザードが開きます。Next をクリックします。
- [Project Name] を「proj_synplify_netlist」に設定します。Next をクリックします。
- [Project Type] を RTL Project に設定します。Next をクリックします。
- [Add Sources] で Add Files をクリックし、Vivado_Debug/src/lab4 フォルダーを参照して sinegen.vhd を選択します。[Target Language] を [VHDL] に設定します。[Copy sources into project] チェック ボックスがオンになっていることを確認します。Next をクリックします。
- もう一度 Add Files をクリックし、Vivado_Debug/src/lab4 フォルダーを参照して sine_high.xci、sine_low.xci、および sine_mid.xci ファイルを選択します。Next をクリックします。
- [Default Parts] で [Boards] をクリックし、Kintex-7 KC705 Evaluation Platform およびハードウェアの正しいバージョンを選択します。Next をクリックします。
- [New Project Summary] ですべての設定が正しいことを確認します。Finish をクリックします。
- プロジェクトを作成したら、Vivado Flow Navigator で [Project Manager] の下にある Settings をクリックします。ダイアログ ボックスの左側にある Synthesis をクリックします。ダイアログ ボックス右側にあるプルダウン メニューで set -flatten_hierarchy を none に設定します。OK をクリックします。
- Vivado IDE の Flow Navigator で [Synthesis] → Run Synthesis をクリックします。
- 合成が完了すると、[Synthesis Completed] ダイアログ ボックスが開きます。Open Synthesized Design をオンにして、OK をクリックします。
- Vivado IDE で をクリックします。ダイアログ ボックスが表示されるので、[OK] をクリックしてそのダイアログ ボックスを終了します。