列挙型 (enum) - 2022.1 日本語

同等の SystemVerilog 型 (enum の基本型によって svLogicVecVal または svBitVecVal) への変換には、列挙型 (enum) を定義できます。列挙型の配列の場合は、同等の SystemVerilog 配列が作成されます。

例

SystemVerilog 型:

typedef enum reg [3:0] { a = 0, b = 1, c} eType;
eType e;                                         
eType e1[4:3];
typedef enum bit { a = 0, b = 1} eTypeBit;
eTypeBit  e3;
eTypeBit  e4[3:1] ;

C 型:

svLogicVecVal e[SV_PACKED_DATA_NELEMS(4)];
svLogicVecVal e1[2][SV_PACKED_DATA_NELEMS(4)];
svBit e3;
svBit e4[3];

ヒント: C 引数型は、enum の基本型と方向によって異なります。